SU1341641A2 - Запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении систем хранени  информации. Цель изобретени - упрощение устройства. Устройство содержит регистр 1 адреса слова, ре; х Сги гистр 2 адреса начального слова, сумматор 3, блок 4 пам ти, блок 5 сдвига , регистр 6 строки и шифратор 7. Запоминающее устройство предназначено дл  хранени  и выборки последовательности (строки) битов, начинающейс  в произвольном разр де машинного слова. В зависимости от того, в каком из блоков пам ти начинаетс  строка, устройство обеспечивает требуемую адресацию начального и концевого фрагментов строки, а блок 5 выполн ет соответствующие сдвиги считанных фрагментов и формирование выходного кода, заносимого в регистр 6. 2 3. п. ф-лы, 2 нл, (Л со

Description

Изобретение относитс  к вычислительной технике, может быть использовано при построении систем хранени  информации и  вл етс  .усовершенствованием известного запоминающего устройства по авт. св. № 1184009.

Цель изобретени  - упрощение устройства .

На фиг. 1 изображена структурна  схема запоминающего устройства на фиг. 2 - размещение п-разр дной строки битов в блоках пам ти.

Запоминающее устройство (фиг. 1)- содержит регистр 1 адреса слова, регистр 2 адреса начального бита, сумматор 3, блоки 4 пам ти, блок 5 сдвига , регистр 6 сдвига, шифратор 7, . блок 8 коммутации адреса, адресные входы первой 9 и второй 10 групп, информационные выходы 11. Шифратор 7 содержит элемент НЕ 12 и формирователь 13 импульсов. Блок 8 содержит группу мультиплексоров 14. Блоки 4 пам ти содержат первый 15 и второй 16 блоки пам ти.

Блок 5 сдвига содержит первую 17 и вторую 18 группы демул ьтиплексоров первую 19 и вторую 20 группы элементов ИЛИ, регистр 21 сдвига влево и регистр 22 сдвига вправо.

На фиг. 2 показаны возможные общие варианты размещени  п-разр дно- го слова (строки битов) в двух блока пам ти ( ы- слово начинаетс  в первом блоке 15, а заканчиваетс  во втором блоке 16, в этом случае физические адреса фрагментов слов в блоках пам ти одинаковы; 5 - слово начинаетс  во втором, а заканчиваетс  в первом блоке пам ти, при этом физический адрес концевого фрагмента слова на единицу больще адреса его начального фрагмента).

В регистре 1 адреса слова содер- житс  адрес слова внутри блока пам т в котором начинаетс  строка. Старший разр д регистра 2 адреса начального бита содержит номер (О или 1) блока пам ти, в котором начало строки , остальные разр ды этого регистра указывают на номер начального бита.

Устройство работает следующим образом .

С регистра 1 адреса слова код адреса поступает одновременно на сумматор 3 и блок 8 коммутации адреса. Сумматор 3 добавл ет к коду i адреса слова единицу в младшем разр де, по

10

3416412

луча  тем самым на выходе адрес i+1. С выхода регистра 2 адреса начального бита (с его старпшго разр да) на вход шифратора 7 поступает одноразр дный код адреса р (номера) блока пам ти, хран щего начало строки. На информационные входы блока 8 коммутации адреса поступают адреса: i - с выхода регистра 1 адреса слова и i+1 - с выхода сумматора 3. На управл ющие входы блока 8 коммутации адреса поступает код от шифратора 7. Блок 8 коммутации адреса пропускает с адреса на первый блок 15 пам ти с регистра 1 или сумматора 3 в зависимое- ти от выходного кода шифратора 7.На второй блок 16 пам ти всегда пропускаетс  адрес с регистра 1 адреса слова .

20

5

5

5

Таким образом, в блоке 8 формируютс  одинаковые адреса дл  блоков 15 и 16 пам ти, если строка начинаетс  в первом блоке (старший разр д регистра адреса начального бита нулевой , т.е. р 0), если строка начинаетс  во втором блоке (старший разр д регистра 2 адреса начального би- 0 та единичный, т.е. р Т). С выходов блоков 15 и 16 пам ти слова поступают в блок 5, на информационные входы демультиплексоров 17 и 18 соответст венно. На управл ющие входы демультиплексоров подаетс  код от шифратора 7. При .(строка начинаетс  в блоке 15) выходное слово блока 15 через демультиплексоры 17 и элементы ИЛИ 19 поступает на регистр 21, где и сдвигаетс  влево на число разр дов, соответствующее адресу начального бита. Аналогично выходное слово блока 16 через демультиплексоры 18 и элементы ИЛИ 20 поступает на регистр 22. Параметр сдвига поступает на управл ющие входы регистров 21 и 22 с выхода регистра 2 адреса начального бита. При (строка начинаетс  в блоке 16) выходное слово блока 16 через демультиплексоры 18 поступает на элементы ИЛИ 19 и далее на регистр 21. Выходное слово блока 15 пам ти через демультиплексоры 17, элементы ИЛИ 20 поступает на регистр 22.

0

0

С выхода блока 5 сдвига последовательность битов поступает на входы регистра 6 строки. На этом работа устройства заканчиваетс .

31341641

ормула изобретени 

вх ды гр пе ме вх вт ды

Claims (3)

1.Запоминающее устройство по авт. св. № 1184009, о т л и ч а ющ е е с   тем, что, с целью упрощени  устройства, в нем выходы шифратора подключены к дополнительным управл ющим входам блока сдвига.

2.Устройство по п. 1, отличающеес  тем, что шифратор содержит элемент НЕ и формирователь импульсов, выходы которых  вл ютс  выходами шифратора, входы элемента НЕ и формировател  импульсов объединены и  вл ютс  входом шифратора.

3.Устройство по п. 1, о т л и- чающеес  тем, что блок сдвига содержит первую и вторую группу демультиплексоров, первую и вторую группы элементов ИЛИ, регистр сдвига влево и регистр сдвига вправо, причем информационные входы демультиплексоров  вл ютс  информационными

входами блока, первый и второй выходы каждого демультиплексора первой группы подключены соответственно к первому входу соответствующего элемента ИЖ первой группы и первому входу соответствующего элемента ИЛИ второй группы, первый и второй выходы каждого демультиплексора второй

группы подключены соответственно к второму входу соответствующего элемента ИЛИ первой группы и второму входу соответствующего элемента ИЛИ второй группы, выходы элементов ИЛИ

первой и второй групп соединены с входами регистра сдвига влево и регистра сдвига вправо соответственно выходы регистра сдвига влево и регистра сдвига вправо  вл ютс  выхо;дами блока, управл ющие входы регистра сдвига влево и регистра сдвига вправо  вл ютс  основными управл ющими входами блока, управл ющие входы мультиплексоров  вл ютс  дополнительными управл ющими входами блока.

J-й SflOK пам ти

,

I I I ПЕШ III I I TTTi

0 1 2 if 5 S 7 0 1 2 t 5 6 7

G

1-и блок пам ти

О 1 2 3 If 5 S 7 О 1 2 3 if 5 S 7

5

Фи&.

2 и SflOKnoMftmu

2 й блок пам ти