JPH032970A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 累積乗算等の演算を行う演算回路に関し。

連続的な累積演算処理を可能にして演算速度の高速化を
図ると共に、小型の回路構成で丸め処理の実行も可能な
ようにすることを目的とし。

アキュームレータと、アキュームレータからの累積値ま
たは所定の初期値を選択して出力する選択回路と１人力
値と該選択回路の出力値を加算してその加算結果を該ア
キュームレータに格納する加算器とを備え９選択回路は
初期化信号に応じて加算器からの累積値に代えて初期値
を選択して加算器に出力するように構成される。

［産業上の利用分野］ 本発明は累積乗算等の演算を行う演算回路に関する。

この種の演算回路は９例えば画像信号処理ブロセッサ等
における画素ブロック間の累積乗算処理あるいはＤＣＴ
　（離散コサイン変換）などの差分画素と係数間の累積
乗算処理を行うために用いられる。

画像信号処理においては、動き補償等のためにｎ　Ｘ　
ｎ　（ｎ　＝　４　、８・・・）画素ブロックと所定の
パターンブロックとのマツチング処理のための累積加算
、あるいはＤＣＴ処理等のために差分画素と所定の係数
との積和演算が必要となるが、近年の画像信号処理の高
速化の要求に伴い、これらの演算処理をディジタル信号
処理回路にて高速に、かつ小型の回路規模で実現できる
ことが必要とされている。

［従来の技術］ この種の画像信号処理の累積演算を行う従来の演算回路
が第６図に示される。図において９乗算されるべき値（
画像データ）Ｄと値（パターンデータ）Ｃはそれぞれレ
ジスタ１とレジスタ２とに設定され９次のクロックサイ
クルで乗算器３で乗算されてその乗算値ＣＸＤがレジス
タ４に格納される。次にこのレジスタ４の値ＣＸＤは加
算器５にてアキュームレータ（レジスタ）６１の累積加
算値Σ（Ｃ−Ｄ）と加算され、その加算結果値Σ（Ｃ−
Ｄ）は再びアキュームレータ６１に格納される。すなわ
ち。

、ｊ−ｔ Σ（Ｃ−Ｄ）ｋ　＋　（Ｃ−Ｄ）ｊ→Σ（Ｃ−Ｄ）ｋの
演算が行われる。かかる演算処理をｎＸｎ画素ブロック
の各画素についてｎＸｎ回のクロックサイクルにて行う
ことにより最終結果として、累積加算値 が求まる。この累積加算値は更にシフタ８にＡ力されて
、シフト数設定レジスタ９に設定された所望のビット数
だけシフトされて所定の語長のデータが得られる。この
所定語長のデータにする際。

丸め処理（通常、ＩＬｓＢに′ｌ°°を加算する四捨五
入）を行わないと再生画像のちらつき等の原因となるの
で、丸め処理回路１１で丸め処理を行った後に、その結
果をレジスタ１０に格納する。

この従来回路の１寅算タイミングが第７図のタイミング
チャートに示される。この図からも分かるように、アキ
ュームレータロ１に蓄えられたある画素ブロックの積算
加算値は、その画素ブロックと次の画素ブロックとの処
理の間に０次の画素ブロックの積算加算のためにクリア
クロックＣＬＲＣに応じてクリアされる必要がある。

［発明が解決しようとする課題１ 従来の構成の演算回路では、アキュームレタ６１の内容
をクリアするクロックサイクルが累積演算処理用のサイ
クルとは別に１サイクル必要となるため、累積演算処理
の連続性が損なわれると共に、そのｌサイクル分だけ余
分な時間がかかるので、演算速度が低下することになる
。

また累積演算結果を丸め処理する場合には、丸め処理回
路１１が独存のハードウェアとして必要となるが、この
丸め処理回路１１は一般に加算回路を含み構成されてい
るため、その回路規模が大きくなるという聞届がある。

したがって本発明の目的は、連続的な累積演算処理を可
能にして演算速度の高速化を図ると共に、小型の回路構
成で丸め処理の実行も可能とすることにある。

［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。

本発明に係る演算回路は、アキュームレータ２１と、ア
キュームレータ２１からの累積値または所定の初期値を
選択して出力する選択回路２２と、人力値と選択回路２
２の出力値を加算してその加算結果をアキュームレータ
２１に格納する可算器２３とを備え９選択回路２２は初
期化信号に応じて加算器２３からの累積値に代えて初期
値を選択して加算器２３に出力するように構成されろ。

また本発明に係る演算回路は、他の形態として、上述の
構成に加えて、アキュームレータ２１に蓄積された累積
値のビット位置をシフトするシフタ２４を備え１選択回
路２２で選択される初期値はこのシフタ２４のシフト数
に応じた丸め処理用の値に設定される。

［作用］ ｌ累積演算サイクルの累積加算値を求める場合、累積演
算の初めに初期化信号が選択回路２２に入力され、それ
により選択回路２２は初期値を選択して加算器２３に出
力する。加算器２３ではこの初期値（シフタ２４により
データシフトを行わない場合は通常はゼロ）と入力値と
の加算を行ってその加算結果をアキュームレータ２１に
格納する。

以降９選択回路２２はアキュームレータ２１からの累積
値を選択して人力値との累積加算を行う。これによりア
キュームレータ２１の累積値をクリアするための独立の
クロックサイクルが不要となるので、演算の連続性が保
たれると共に演算速度の高速化が図られる。

またシフタ２４により累積結果データのシフトを行って
データ長を所定長とする場合、シフタ２４でのシフト数
に応じた丸め処理用の初期値を選択回路２２で選択する
ようにする。これによりデータシフト後の累積値に対し
て等測的に丸め処理を施すことができ、丸め処理のため
の専用のハードウェア回路を不要とすることができる。

［実施例］ 以下９図面を参照して本発明の詳細な説明する。

第２図には本発明の一実施例としての演算回路が示され
る。図において、前述の第６図の演算回路と同じ参照番
号の付された回路は同一機能の回路を示すものである。

相違点として、この実施例回路ではアキュームレータ（
レジスタ）６はクリア機能を有しておらず、アキューム
レータ６からの累積値は初期化回路７を介して加算器５
に人力されるようになっており、この初ｍ１化回路７に
はシフト数設定レジスタ９から設定シフト数ＮＳＦが人
力されている。

叉この実施例回路は丸め処理回路１１を有していない。

初期化回路７の構成例が第３図に示される。図示の如く
、初期化回路７はセレクタ７１とデコーダ７２を含み構
成され、セレクタ７１は通常はアキュームレータ６から
の累積値Σを選択して出力するが、初期１ヒクロックｌ
ＮＩＣが人力された時はデコーダ７２からの初期値ＩＮ
Ｉを選択出力するよう構成される。デコーダ７２はシフ
ト数設定レジスタ９からの設定シフト数Ｎ　Ｓ　Ｆに応
じて出力用１０１（直ＩＮＴを変えるようになっており
、第４図にはこのシフトｖｉＮ　Ｓ　Ｆと出力川明（ｆ
ｉ　Ｉ　Ｎ　Ｉとの関係が示される。すなわち、シフト
ｈＮＳＦがゼロの時は初期値ＩＮＩもゼロであるが、！
ビット古シフトをシフタ８で実行させる時は初期値■Ｎ
ｌはＬＳＢのみ“ｌ”で使のビットはオール”　ｏ　”
のデータ、まだシフト数が“２”の時は下位から°°ｅ
”ピットロのみ”Ｉ”で池はオール°°０°°のデータ
となる。

この実施例回路の動作が第５図の演算タイミングチャー
トを参照しつつ以下に説明される。

いよ新たな演算サイクルとして、レジスタ１と２にそれ
ぞれ設定されたデータＤ、と０１が乗算器３で乗算され
、その乗算結果値（Ｃ−Ｄ）ｌがレジスタ４に格納され
ており、またアキュームレータ６には前回の演算サイク
ルの最終的な累積加算値Σ（Ｃ−Ｄ）ｋが格納されてお
り、この状態で初期化クロックｌＮＩＣが初期化回路７
に人力されたものとする。

すると初期化回路７ではセレクタ７１がデコーダ７２か
らの初期値ＩＮＩを選択して加算器５に出力する。この
初期値ＩＮＩは第４図に示される如く、シフト１ａＮｓ
Ｆに応じた値であるが、いま仮にシフト数がゼロであり
、初期値ＩＮＩもゼロであるものとする。よって加算器
５に人力される信号は０″′と（Ｃ−Ｄ）Ｉ　となり、
この加算器果Σ（Ｃ−Ｄ）ｋがアキュームレータ６に格
納される。

以降、初期化クロックはＯＦＦとなり、よって初期化回
路７はアキュームレータ６からの累積加算値Σを選択し
て加算器５に入力させ、逐次、累積加算を実行していく
。このような操作を行うことにより、アキュームレータ
６の内容をクリアするための別個独立のＩクロックサイ
クルが不要となるので、演算の連続性を実現できると共
に、演算速度の高速化を図ることが可能となる。

またアキュームレータ６に蓄えられた累積加算値Σを所
定語長データとするためにシフタ８でビットシフトを行
う場合、シフト数設定レジスタ９の設定シフト数ＮＳＦ
が初期化回路７にも送られ、演算の初めにおいて第４図
に従ったｍ期値■ＮＩが加Ｗ器５により乗算値（Ｃ’Ｄ
）Ｉ　と加算される。これにより、従来、最終結果が求
まってから行なわれていた丸め処理がスタート時に行わ
れたことになるので、従来の専用のハードウェアとして
の丸め処理回路１１が不要となる。この場合、実施例装
置では丸め処理を行うためにセレクタ７１およびデコー
ダ７２が必要となるものであるが、これらの回路規模は
従来の加算２３を必要とする。丸め処理回路１１に比べ
て大幅に小型化することができる。

［発明の効果１ 本発明によれば、連続的な累積演算処理を行いつつ演算
速度の高速化を図ることができる。また小型の回路構成
で丸め処理の実行も可能になる。

本発明の演算回路を例えば画像信号処理システムに用い
た場合には、簡単な構成からなる初期化回路を従来の回
路構成に加えることにより、高速かつ効果的に行う必要
のある画素ブロック処理を、高速累積加算とＩＥ規化処
理および効宋的丸め処理を実現しつつ行うことができる
。

４、図面の簡ｒ′Ｉ′Ｊ、な説明 第１図は本発明に係る原理説明図。

第２図は本発明の一実施例としての演算回路を示すブロ
ック図。

第３図は実施例回路における初期化回路を示すブロック
図。

第４図は初期化回路における初期値データの設定テーブ
ル。

第５図は実施例回路の演算タイミングを示すタイムチャ
ート。

第６図は従来の演算回路を示すブロック図、および。

第７図は従来回路の演算タイミングを示すタイムチャー
トである。

図において。

１．２，４．１０．、　　レジスタ ３１０１乗算器 ５　　加算器 ６．６１．、、アキュームレータ ７　　初期化回路 ８　　シフタ ９　、シフト数設定回路 １１０．　丸め処理回路 ジ丁にイど明１ニイ糸３万巨理説Ｈ月図第１図 本発明の大麦歴４り１回路 第２図 アブ明イヒ回踏の・揖θＪ列 第３図 孝ワ其月イ層グ゛−夕の占受、定責 第４図

Claims (1)

1. 【特許請求の範囲】 １、アキュームレータ（２１）と、 該アキュームレータ（２１）からの累積値または所定の
   初期値を選択して出力する選択回路（２２）と、 入力値と該選択回路（２２）の出力値を加算してその加
   算結果を該アキュームレータ（２１）に格納する加算器
   （２３）とを備え、 該選択回路（２２）は初期化信号に応じて該加算器（２
   ３）からの累積値に代えて該初期値を選択して該加算器
   （２３）に出力するように構成された演算回路。 ２、アキュームレータ（２１）に蓄積された累積値のビ
   ット位置をシフトするシフタ（２４）を備え、選択回路
   （２２）で選択される初期値はこのシフタのシフタ数に
   応じた丸め処理用の値に設定される請求項１記載の演算
   回路。