JP2833112B2 - 変化点検出回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMH,MRおよびMMR符号化方式の符号化における
変化点の検出回路に関する。

〔従来の技術〕

近年、社会の高度情報化にともない、情報ををより速
く、より大量に伝送する必要性がたかまってきている。
このような中で、二値画像を伝送するファクシミリの分
野においては、画像を効率的に伝送するために、画像を
圧縮・符号化したり、逆に符号を伸張・復号化したりす
る方式としてMH,MRおよびMMR符号化方式が国際標準に定
められている。

これらの符号化方式を用いて画像を符号化したり、復
号化したりする際には、各走査線上の画像の色が白から
黒、もしくは黒から白に変化する点（変化点）の位置を
知ることが必要となる。この目的で従来、第４図に示す
変化点検出回路が用いられている。

この変化点検出回路は、入力データをラッチする入力
レジスタ301、入力レジスタ301のデータ中の隣接するビ
ットの排他的論理和をとるXOR論理302、XOR論理302の出
力のLSB側から指定されたビット幅のビット幅のビット
を０にマスクするマスク論理303、マスク論理303の出力
を記憶保持するラッチ304、ラッチ304の出力中、LSB側
で最初の１ビット位置を出力するプライオリティ論理回
路305、それにプライオリティ論理回路305の出力を累算
するシフト数累算器306から構成されている。

次に、この変化点検出回路の動作を説明する。

変化点検出を行なう対象となる入力データの例を第２
図に示す。第２図において、０は白（Ｗ）、１は黒
（Ｂ）を表す。また、W6とは白が６ビット続いている様
子、B4とは黒が４ビット続いているル様子をそれぞれ表
す。この入力データ中の変化点を従来の変化点検出回路
によって検出する様子を表１に示す。

ここで、シフト数累算器306が１回の累算を行なうの
に要する時間を１サイクルと呼ぶ。シフト数累算器306
は処理に先立って０にリセットされる。サイクル１にお
いて、入力レジスタ301は最初のデータをラッチする。
入力レジスタ301の値はXOR論理302によって排他的論理
和をとられ、マスク論理303によってシフト数累算器306
の示すシフト数だけマスクされた後、ラッチ304に記憶
される。プライオリティ論理回路305はラッチ304の出力
中で１が立っているビット位置をLSB側から検索し、６
ビット目にある１を検出して変化点位置６を出力する。
これを受けてシフト数累算器306は累算値に６を加算
し、６ビット目の変化点を出力するとともに、マスク論
理303のマスク・ビット数を６とする。次に、プライオ
リティ論理回路305は変化点位置10を検出して出力す
る。以下同様の処理を行なう。

ところで、最近は入力データ中の任意のビット境界内
のデータを処理する必要性がたかまっている。これをビ
ット・バウンダリ処理と呼ぶ。これに対して、従来の複
数ビット（ワード）単位の処理をワード・バウンダリ処
理と呼ぶ。ビット・バウンダリ処理とは、入力データを
画像として考えた場合、処理を行なう画像の境界を従来
のようにある特定の複数画素単位ではなく、１画素単位
で設定することができる処理のことをいう。ビット・バ
ウンダリ処理を用いれば、ワード・バウンダリ処理に比
べて、よりきめ細かい処理を行なうことができる。

従来例の変化点検出回路において、ビット・バウンダ
リ処理を行うためには、変化点検出を行なった結果に対
して第５図に示すような後処理を行なう必要がある。第
５図において、ビット・バウンダリ処理医を行なうビッ
ト数をbtとする。まず、変化点位置がbtよりも小さい時
はその変化点を発揮して次の変化点を検索する（ステッ
プ401,402）。変化点がbt以上であったら、その変化点
からbtを減算する（ステップ403）。次に、bt以上の最
初の変化点の色が黒ならば白の変化点０を出力する（ス
テップ404〜406）。最後に求められた変化点を出力する
（ステップ407）。たとえば入力データの７ビット目を
開始位置（bt）として、第２図に示した入力データの変
化点検出を行なう場合、６ビット目の変化点は無視し、
次の変化点は黒だから白０を出力し、それ以降の変化点
については７を減算することにより、変化点位置の補正
を行なう。

〔発明が解決しようとする課題〕

しかしながら、従来の方式ではビット・バウンダリ処
理において減算処理が必要となる。この処理をソフトウ
ェアで行なうと処理時間が長くかかる。一方、この処理
をハードウェアで行なうと減算器が必要になる。また、
この時、減算のためにワード・バウンダリ処理の場合の
２倍の処理時間がかかる。このように、従来の方式でビ
ット・バウンダリ処理を行なう回路規模と処理時間の面
で問題がある。

従来、符号の伝送や符号化、復号化の他の部分にかか
る時間が、変化点検出にかかる時間に比べて長かった時
は、変化点検出に時間がかかることはあまり問題になら
なかった。しかし、伝送、符号化、および復号化にかか
る時間が技術の進歩によって高速化し、また、走査の高
解像化によって取り扱う画像のデータ量が増加してくる
と、ビット・バウンダリ処理の変化点検出に時間がかか
ることは問題になってきた。

本発明の目的は、ビット・バウンダリ処理における変
化点検出をワード・バウンダリ処理による場合と同様に
高速に行なえ、かつ回路構成が簡単な変化点検出回路を
提供することである。

〔課題を解決するための手段〕

本発明の変化点検出回路は、 符号化前の入力データからビットが０から１へ、１か
ら０へ変化する変化点のビット位置を検出する変化点検
出回路であって、 入力データを保持する入力レジスタと、 入力レジスタに保持されている入力データを所定のビ
ット数シフトするバレル・シフタと、 バレル・シフタの出力をラッチするラッチと、 ０または１を保持する色レジスタと、 ラッチにラッチされているデータと色レジスタの値を
入力してLSB側で最初に値が変化するビット位置を検出
するプライオリティ論理回路と、 任意の値に初期設定でき、前記プライオリティ論理回
路の出力を累算し、変化点が検出されると前記バレル・
シフタに対してシフトするビット数を与えるとともに色
レジスタの値を反転するシフト数累算器とを有し、 入力データの任意ビットを基準として変化点のビット
位置を検出することを特徴とする。

〔作 用〕

入力データ中の任意のビット位置からの複数ビット・
データを取り出すバレル・シフタと、変化点検出に先立
って、あらかじめ所望の値に初期設定できるシフト数累
算器を有することにより、ビット・バウンダリ処理にお
ける変化点検出をワード・バウンダリ処理における変化
点検出と同様に高速に行なうことができ、しかも減算器
を必要としないため回路規模を小さくすることができ
る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第１の実施例の変化点検出回路のブ
ロック図、第２図は本実施例において変化点検出対象の
入力データを示す図である。

本実施例の変化点検出回路は、入力データを保持する
１ワード長の入力レジスタ101a,101bと、入力レジスタ1
01a,101bにそれぞれ保持されているデータを所定のビッ
ト数シフトするバレル・シフタ102a,102bと、バレルシ
フタ102aと102bのデータをビット毎に論理和をとり、１
ワードにまとめるオア回路103と、論理和回路103の出力
をラッチするラッチ104と、変化点検出の処理前に白、
すなわち０にリセットされている色レジスタ105と、ラ
ッチ104と色レジスタ105の値を入力してLB側で最初に色
が異なる点のビット位置をPLA（プログラマブルーロジ
ック・アレイ）によって検出するプライオリティ論理回
路106と、プライオリティ論理回路106で検出されたビッ
ト位置を累算し、変化点があればバレル・シフタ102a,1
02bに対してシフトするビット数を与えるとともに色レ
ジスタ105の内容を反転するシフト数累算器107で構成さ
れている。

表２はバレル・シフタ102a,102bと論理和回路103の出
力の関係を示す。表２中未記入の所は０である。表３中
「×」はdon't careである。

表４は第２図の入力データを本実施例の変化点検出回
路で処理したときの様子を示している。ここでは、ビッ
ト・バウンダリ処理を行なうビット数を７とする。

入力シフト数累算器107はあらかじめ、ビット・バウ
ンダリ処理を行なうビット数７に初期設定されている。
また、色レジスタ105は白、すなわち０にリセットされ
ている。サイクル１では入力レジスタ101aに最初の１ワ
ードの信号「11000000」がラッチされ、バレル・シフタ
102aにセットされる。サイクル２では入力レジスタ102b
に次の１ワードの信号「00110011」がラッチされ、バレ
ル・シフタ102bにセットされるとともに、バレル・シフ
タ102aのデータ「11000000」がシフト数累算器107の示
す値である７ビットシフトされて「00000001」となる。
そして論理和回路103によってバレル・シフタ102a,102b
のデータが１ワードにまとめられラッチ104に「0110011
1」がラッチされる。このデータはLSBが１なので、プラ
イオリティ論理回路106は０を出力し、色レジスタ105は
１に書き代えられ、シフト数累算器107の値は７のまま
である。サイクル３ではバレル・シフタ102a,102bはシ
フトされず、プライオリティ論理回路106の出力は３と
なり、シフト数累算器107の値は３が加算されて10とな
る。サイクル４ではバレル・シフタ102a,102bが２ビッ
トシフトされて、ラッチ104のデータは「00001100」と
なる。そして２ビット目に１になるのでプライオリティ
論理回路106の出力は２になるとともに色レジスタ105が
再び０に書き代えられ、シフト数累算器の値は２が加算
されて12となる。以下同様にして変化点検出が行なわれ
る。

第３図は本発明の第２の実施例の変化点検出回路のブ
ロック図である。

本実施例は、第１の実施例のバレル・シフタ102a,102
bと論理和回路103をマルチプレクサ202a,202bと、２ワ
ードから１ワードを取り出すバレル・シフタ203で構成
した例である。動作は第１の実施例と同様である。

〔発明の効果〕

以上説明したように本発明は、バレル・シフタとあら
かじめ所望の値に初期設定できるシフト数累算器を有す
ることにより、シフト数累算器に対する簡単な初期設定
のみでビット・バウンダリ処理における変化点検出をワ
ード・バウンダリ処理による場合と同様に高速に行なう
ことができ、しかも、減算器を必要としないため、回路
構成が簡単になるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の変化点検出回路のブロ
ック図、第２図は変化点検出の対象となる入力データの
例を示す図、第３図は本発明の第２の実施例の変化点検
出回路の実施例のブロック図、第４図は従来例の変化点
検出回路のブロック図、第５図は第４図の従来例を用い
てビット・バウンダリ処理を行なう際に必要となる後処
理を示す図である。 101a,101b……入力レジスタ、 102a,102b……バレル・シフタ、 103……論理和回路、 104……ラッチ、 105……色レジスタ、 106……プライオリティ論理回路、 107……シフト数累算器、 202a,202b……マルチプレクサ、 203……バレル・シフタ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】符号構えの入力データからビットが０から
   １へ、１から０へ変化する変化点のビット位置を検出す
   る変化点検出回路であって、 入力データを保持する入力レジスタと、 入力レジスタに保持されている入力データを所定のビッ
   ト数シフトするバレル・シフタと、 バレル・シフタの出力をラッチするラッチと、 現在連続しているビットが０または１なのかを保持する
   色レジスタと、 ラッチにラッチされているデータと色レジスタの値を入
   力してLSB側で最初に値が変化するビット位置を検出す
   るプライオリティ論理回路と、 任意の値に初期設定でき、前記プライオリティ論理回路
   の出力を累算し、変化点が検出されると前記バレル・シ
   フタに対してシフトするビット数を与えるとともに色レ
   ジスタの値を反転するシフト数累算器とを有し、 入力データの任意ビット数を基準として変化点のビット
   位置を検出することを特徴とする変化点検出回路。