JPH03270379A - 変化点検出回路 - Google Patents
変化点検出回路Info
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- JPH03270379A JPH03270379A JP2070197A JP7019790A JPH03270379A JP H03270379 A JPH03270379 A JP H03270379A JP 2070197 A JP2070197 A JP 2070197A JP 7019790 A JP7019790 A JP 7019790A JP H03270379 A JPH03270379 A JP H03270379A
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- 238000001514 detection method Methods 0.000 abstract description 23
- 238000000034 method Methods 0.000 abstract description 9
- 238000012545 processing Methods 0.000 description 24
- 238000010586 diagram Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000012805 post-processing Methods 0.000 description 2
- 125000003580 L-valyl group Chemical group [H]N([H])[C@]([H])(C(=O)[*])C(C([H])([H])[H])(C([H])([H])[H])[H] 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
- 238000007670 refining Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は変化点検出回路に間し、特に入力データ中の任
意のビット境界内の変化点を検出する変化点検出回路に
関する。
意のビット境界内の変化点を検出する変化点検出回路に
関する。
近年、社会の高度情報化にともない、情報をより速く、
より大量に伝送する必要性かたかまってきている。この
ような中で、二値画像を伝送するファクシミリの分野に
おいては、画像を効率的に伝送するために、画像を圧縮
・符号化したり、逆に符号を伸張・復号化したりする方
式としてＭＨ（モディファイドハフマン）、ＭＲ，（モ
ディファイドＲＥＡＤ）およびＭＭＲ（モディファイド
ＭＲ）符号化方式が国際基準に定められている。
より大量に伝送する必要性かたかまってきている。この
ような中で、二値画像を伝送するファクシミリの分野に
おいては、画像を効率的に伝送するために、画像を圧縮
・符号化したり、逆に符号を伸張・復号化したりする方
式としてＭＨ（モディファイドハフマン）、ＭＲ，（モ
ディファイドＲＥＡＤ）およびＭＭＲ（モディファイド
ＭＲ）符号化方式が国際基準に定められている。
これらの符号化方式を用いて画像を符号化したり、復号
化したりする際には、各走査線上の画像の色が白から黒
、もしくは黒から白に変化する点く変化点〉の位置を知
ることが必要となる。この目的で従来、第７図に示すよ
うな変化点検出回路が用いられている。同図に示すよう
に、従来の変化点検出回路は、入力データをラッチする
入力しシ゛スタフ０１、入力）／ジスタフ０１のデータ
申、隣接するビットの排他的論理和をとＺ）Ｘ ＯＲ論
理７０２、Ｘ０Ｒ７０２の出力のＩ−Ｓ Ｂ側から指定
されＱピッ１−輻び）ピッ１−を０にマスクするマスク
論理７０３、マスク論理゛７０３の出力を記憶保持する
ラッチ′７０４、ラッチ７０４の出力中、Ｌ ＳＢ側で
最初の１のビット位置を出力するプライオリティ論理回
路７０５、それにプライオリティ論理回路７０５の出力
を累算するンフト数累算器７０６から構成さ２’ｌ−’
７″いる。
化したりする際には、各走査線上の画像の色が白から黒
、もしくは黒から白に変化する点く変化点〉の位置を知
ることが必要となる。この目的で従来、第７図に示すよ
うな変化点検出回路が用いられている。同図に示すよう
に、従来の変化点検出回路は、入力データをラッチする
入力しシ゛スタフ０１、入力）／ジスタフ０１のデータ
申、隣接するビットの排他的論理和をとＺ）Ｘ ＯＲ論
理７０２、Ｘ０Ｒ７０２の出力のＩ−Ｓ Ｂ側から指定
されＱピッ１−輻び）ピッ１−を０にマスクするマスク
論理７０３、マスク論理゛７０３の出力を記憶保持する
ラッチ′７０４、ラッチ７０４の出力中、Ｌ ＳＢ側で
最初の１のビット位置を出力するプライオリティ論理回
路７０５、それにプライオリティ論理回路７０５の出力
を累算するンフト数累算器７０６から構成さ２’ｌ−’
７″いる。
次に従来の変化点検出回路の動作を説明ずろ。
変化点検出を行う対象となる入力データの一例を第４図
に示ず８同図において、Ｏは白（Ｗ）、１は黒（Ｉ３〉
を表す８よ？：、Ｗ６とは由が６ビツト続いている様子
、Ｂ４とは黒が４ビツト続いている様子をそれぞれ表す
。この入力データ中の変化点を従来の変化点検出回路に
よって検出する様子を第８同に示す。、：９−で、シフ
ト数累算器が〕回の累算を行−う０に要する時間を１サ
イクルと呼ぶ。シフト数累算器は処理に先立って０１．
こりセラ■・される。
に示ず８同図において、Ｏは白（Ｗ）、１は黒（Ｉ３〉
を表す８よ？：、Ｗ６とは由が６ビツト続いている様子
、Ｂ４とは黒が４ビツト続いている様子をそれぞれ表す
。この入力データ中の変化点を従来の変化点検出回路に
よって検出する様子を第８同に示す。、：９−で、シフ
ト数累算器が〕回の累算を行−う０に要する時間を１サ
イクルと呼ぶ。シフト数累算器は処理に先立って０１．
こりセラ■・される。
ザイクル１においては、入力レジスタ７０１は最初のデ
ータをう・ソチする。入力１／ジスタフ０１の値はＸ
ＯＲ論理７０２によって排他的論理和をとられ、マスク
論理７０３によってシフｌ−数累算器７０６を示すシフ
ト数だけマスクされた後、う・ソチ７０４に記憶される
、プライオリティ論理回路７０５はラッチ７０４の出力
中で１が立っているビット位置ｐ Ｌ Ｓ Ｂ側から検
索し、６ビツト目にある１を検出して変化点位置６を出
力する。これを受けてシフト数累算器７０６は累算器に
６を加算し、６ビツト目の変化点を出力するとともに、
マスク論理７０３のマスク・ビット数を６とする。次に
、プライオリティ論理回路７０５は変化点位置１０を検
出して出力する。以下同様の処理を行う。
ータをう・ソチする。入力１／ジスタフ０１の値はＸ
ＯＲ論理７０２によって排他的論理和をとられ、マスク
論理７０３によってシフｌ−数累算器７０６を示すシフ
ト数だけマスクされた後、う・ソチ７０４に記憶される
、プライオリティ論理回路７０５はラッチ７０４の出力
中で１が立っているビット位置ｐ Ｌ Ｓ Ｂ側から検
索し、６ビツト目にある１を検出して変化点位置６を出
力する。これを受けてシフト数累算器７０６は累算器に
６を加算し、６ビツト目の変化点を出力するとともに、
マスク論理７０３のマスク・ビット数を６とする。次に
、プライオリティ論理回路７０５は変化点位置１０を検
出して出力する。以下同様の処理を行う。
ところで、最近は入力データ中の任意のビット境界内り
〕データを処理する必要性が高子っている。これをビッ
ト・バウンダリ処理と呼ぶ。これに対し、て、従来の復
数ビット（ワード）単位の処理をワーＩζ・バウンダリ
処理と呼ぶ。ビット・バウンダリ処理とは、入力データ
を画像ヒして考えた場合、処理を行なう画素の境界を従
来のようにある特定の複数画素単位ではなく、１画素単
位で設定することができる処理のことをいう。ビット・
バウンダリ処理を用いれば、ワード・バウンダリ処理に
比べて、よりきめ細かい処理を行うことができる。
〕データを処理する必要性が高子っている。これをビッ
ト・バウンダリ処理と呼ぶ。これに対し、て、従来の復
数ビット（ワード）単位の処理をワーＩζ・バウンダリ
処理と呼ぶ。ビット・バウンダリ処理とは、入力データ
を画像ヒして考えた場合、処理を行なう画素の境界を従
来のようにある特定の複数画素単位ではなく、１画素単
位で設定することができる処理のことをいう。ビット・
バウンダリ処理を用いれば、ワード・バウンダリ処理に
比べて、よりきめ細かい処理を行うことができる。
従来の変化点検出回路において、ビット・バウンダリ処
理を行うためには、変化点検出を行った結果に対ｌ−で
第９図に示すような後処理を行う必要がある。同図にお
いて、ビット・バウンダリ処理を行うビット数をｂｔと
する。まず、変化点位置がｂｔよりも小さい時はその変
化点を廃棄して次の変化点を検索する。変化点が１）１
１以上であったら、その変化点からｂｔを減算する。次
に、ｂｔ以上の最初の変化点の色が黒ならば白の変化点
０を出力する。Ｉ！ｌ後に求められた変化点を出力する
。たとえば入力データの７ビツＩ−目の開始位ＩＦ（ｂ
ｔ）とし７て、第福図に示した入力データの変化点検出
を行う場合は、６ビツＩ・目の変化点は無視し、次の変
化点は黒だから白０を出力ｊ〜、それ以降の変化点につ
いては７を減算することにより、変化点位置の補正を行
う。
理を行うためには、変化点検出を行った結果に対ｌ−で
第９図に示すような後処理を行う必要がある。同図にお
いて、ビット・バウンダリ処理を行うビット数をｂｔと
する。まず、変化点位置がｂｔよりも小さい時はその変
化点を廃棄して次の変化点を検索する。変化点が１）１
１以上であったら、その変化点からｂｔを減算する。次
に、ｂｔ以上の最初の変化点の色が黒ならば白の変化点
０を出力する。Ｉ！ｌ後に求められた変化点を出力する
。たとえば入力データの７ビツＩ−目の開始位ＩＦ（ｂ
ｔ）とし７て、第福図に示した入力データの変化点検出
を行う場合は、６ビツＩ・目の変化点は無視し、次の変
化点は黒だから白０を出力ｊ〜、それ以降の変化点につ
いては７を減算することにより、変化点位置の補正を行
う。
しかしながら、従来の方式では、ピッ１−・バウンダリ
処理において減算烙理が必要となる。この処理をソフト
ウェアで行うと処理時間が長くかかる。一方、この処理
をハードウェアで行うと減算器が必要になる。また、こ
の時、減算のためにワード・バウンダリ処理の場合に比
べ２倍の処理時間がかかる。このように、従来の方式で
ピッＩ−・バウンダリ処理を行うと、回路規模と処理時
間の両方の面で問題がある。
処理において減算烙理が必要となる。この処理をソフト
ウェアで行うと処理時間が長くかかる。一方、この処理
をハードウェアで行うと減算器が必要になる。また、こ
の時、減算のためにワード・バウンダリ処理の場合に比
べ２倍の処理時間がかかる。このように、従来の方式で
ピッＩ−・バウンダリ処理を行うと、回路規模と処理時
間の両方の面で問題がある。
従来、符号の伝送や符号化、複号化等の他の部分にかか
る時間が、変化点検出にかかる時間に比べて長かっフ、
′：、ころは、変化点検出に時間がかかつてもあまり問
題にならなかった。しかし、伝送、符号化、および複号
化にかかる時間が技術の進歩によって高速化し、また、
走査の高解像化によつ′Ｃ取り扱う画像のデータ量が増
加１７てくると、ビット・バウンダリ処理の変化点検出
に時間がかかるにとが問題となってきた。
る時間が、変化点検出にかかる時間に比べて長かっフ、
′：、ころは、変化点検出に時間がかかつてもあまり問
題にならなかった。しかし、伝送、符号化、および複号
化にかかる時間が技術の進歩によって高速化し、また、
走査の高解像化によつ′Ｃ取り扱う画像のデータ量が増
加１７てくると、ビット・バウンダリ処理の変化点検出
に時間がかかるにとが問題となってきた。
本発明の目的は、ピッｌ−・バウンダリ処理の変化点検
出を高速て行なう１′：、とが″ぐきる変化点検出回路
を提供することにある。
出を高速て行なう１′：、とが″ぐきる変化点検出回路
を提供することにある。
本発明の変化点検出回路は、入力データを所定のビット
数シフトするバ１．・ルシ７夕と、変化を判定する基準
となるビット極性を保持する色基準レジスタと、前記バ
レル・シフタの出力を上位、前記色基準レジスタの出力
を最下位とし、これらの隣り合うビットの排他的論理和
をとるＸＯＲ回路、前記ＸＯＲ回路の出力をアドレスと
１〜、その中の最も低位の変化点のビット位置をデータ
と１２で１」４力するＲＯＭ （読み出し専用記憶回路
）、任意と位に初期設定でき、前記ＲＯＭの出力を累算
し、前記バ１／ル・シフタに対１．てシフトするビット
数を与え−るシフＩ・数累算器とを具備Ｌ 、変化点検
出に先立って前記シフＩ・数累算器を所望のピッ１−数
に初期設定することにより、入力データの任意のビット
位置からの変化点検出を行うことや特徴とする変化点検
出回路である。
数シフトするバ１．・ルシ７夕と、変化を判定する基準
となるビット極性を保持する色基準レジスタと、前記バ
レル・シフタの出力を上位、前記色基準レジスタの出力
を最下位とし、これらの隣り合うビットの排他的論理和
をとるＸＯＲ回路、前記ＸＯＲ回路の出力をアドレスと
１〜、その中の最も低位の変化点のビット位置をデータ
と１２で１」４力するＲＯＭ （読み出し専用記憶回路
）、任意と位に初期設定でき、前記ＲＯＭの出力を累算
し、前記バ１／ル・シフタに対１．てシフトするビット
数を与え−るシフＩ・数累算器とを具備Ｌ 、変化点検
出に先立って前記シフＩ・数累算器を所望のピッ１−数
に初期設定することにより、入力データの任意のビット
位置からの変化点検出を行うことや特徴とする変化点検
出回路である。
次に本発明の第１の実施例について図面を参照して説明
する。変化点検出回路のブロック図を第１図に示す。第
】の実施例の変化点検出回路は入力レジスタ１０１ａ、
ｂ、バ）ノル・シフタ１０２ａ、ｂ、ＯＲ論理１０３、
ラッチ１０４、色基準）７、・ジスタ］、 ０５ ＋プ
ライオリティ論理回路１０６、およびシフト数累算器１
０７からｉ或されている。バレル・シフタ］、 ０２
ａ、、ｂとＯＲｍｆ】０３の真理表Ｐ第２図に示す。プ
ライオリティ論理回路１０６は排他的論理和］−０６ａ
とＲＯＭ（読み出し専用記憶回路） ］、 ０６ ｂか
ら構成される。プライオリティ論理回路の基本回路を第
３図（ａ）に、その真理表を第３図（ｂ）に示す。本実
施例の構成を用いて変化点検出を行う対象となる入力デ
ータを第４図に示す。ここでは、ピッ１−・バウンダリ
処理を行うビット数を７とする。
する。変化点検出回路のブロック図を第１図に示す。第
】の実施例の変化点検出回路は入力レジスタ１０１ａ、
ｂ、バ）ノル・シフタ１０２ａ、ｂ、ＯＲ論理１０３、
ラッチ１０４、色基準）７、・ジスタ］、 ０５ ＋プ
ライオリティ論理回路１０６、およびシフト数累算器１
０７からｉ或されている。バレル・シフタ］、 ０２
ａ、、ｂとＯＲｍｆ】０３の真理表Ｐ第２図に示す。プ
ライオリティ論理回路１０６は排他的論理和］−０６ａ
とＲＯＭ（読み出し専用記憶回路） ］、 ０６ ｂか
ら構成される。プライオリティ論理回路の基本回路を第
３図（ａ）に、その真理表を第３図（ｂ）に示す。本実
施例の構成を用いて変化点検出を行う対象となる入力デ
ータを第４図に示す。ここでは、ピッ１−・バウンダリ
処理を行うビット数を７とする。
次に本発明の第１の実施例の動作について説明づる。第
４図の入力データを処理する様子を第５図に示す。入力
シフト数累算器１０７はあらかｊ二め、ビット・バウン
ダリ処理を行うビット数７に初期設定されている。入力
信号の最初の２ワードは１ワード長の入力レジスタ］、
０１ａ、ｂによって次々にラッチされる。ラッチされた
入力信号はバレル・シフタ１０２ａ、ｂによってシフト
数累算器１．０７の示す値だけシフ１へされた後、論理
和１０３によって１ワードにまとめられ、ラッチ１０４
にラッチされる。色レジスタ１０５は変化点検出の処理
前に白、ずなわちＯにリセットされている。
４図の入力データを処理する様子を第５図に示す。入力
シフト数累算器１０７はあらかｊ二め、ビット・バウン
ダリ処理を行うビット数７に初期設定されている。入力
信号の最初の２ワードは１ワード長の入力レジスタ］、
０１ａ、ｂによって次々にラッチされる。ラッチされた
入力信号はバレル・シフタ１０２ａ、ｂによってシフト
数累算器１．０７の示す値だけシフ１へされた後、論理
和１０３によって１ワードにまとめられ、ラッチ１０４
にラッチされる。色レジスタ１０５は変化点検出の処理
前に白、ずなわちＯにリセットされている。
次にプライオリティ論理回路１０６はラッチ１０４と色
レジスタ１ ’０５の値を入力して、Ｉ−ＳＢ側で最初
に色が異なる点のビット位置を出力する。第４図の例で
はＬＳＢで既に色が異なっているので、プライオリティ
論理回路１０６はＯを出力する。シフト数累算器１０７
はプライオリティ論理回路１０６からの変化点位置を累
算して、変化点があれば出力するヒともに、色１／ジス
タ１０５の内容を反転する。以下同様にして変化点検出
を行う。
レジスタ１ ’０５の値を入力して、Ｉ−ＳＢ側で最初
に色が異なる点のビット位置を出力する。第４図の例で
はＬＳＢで既に色が異なっているので、プライオリティ
論理回路１０６はＯを出力する。シフト数累算器１０７
はプライオリティ論理回路１０６からの変化点位置を累
算して、変化点があれば出力するヒともに、色１／ジス
タ１０５の内容を反転する。以下同様にして変化点検出
を行う。
本発明の第２の実施例を第６図および第７図に示す６本
実施例は、本発明の入力部を二組の入力し・ジスタと二
組のマルチプレクサ、２ワードから１ワードを取り出す
バレル・シフタで精成；〜た例である。ずなわち、入力
レジスタ１０１ａ、ｂ、マルチプレクサ６０２ａ、ｂ、
バｌ／ル・シフタ６０３、ラッチ１０４、色レジスタ１
０５、第３図の構成ど真理表によるプライオリティ論理
回路１０６、および、シフト数累算器１０７とから楕或
されている。
実施例は、本発明の入力部を二組の入力し・ジスタと二
組のマルチプレクサ、２ワードから１ワードを取り出す
バレル・シフタで精成；〜た例である。ずなわち、入力
レジスタ１０１ａ、ｂ、マルチプレクサ６０２ａ、ｂ、
バｌ／ル・シフタ６０３、ラッチ１０４、色レジスタ１
０５、第３図の構成ど真理表によるプライオリティ論理
回路１０６、および、シフト数累算器１０７とから楕或
されている。
本実施例の動作は第１の実施例のそれと同様である。
以上説明したように、本発明を適用することにより、シ
フト数累算器に刻する簡単な初期設定のみでピッ１−・
バウンダリ処理における変化点検出をワード・バウンダ
リ処理による場合と同様に高速に行なうことができる。
フト数累算器に刻する簡単な初期設定のみでピッ１−・
バウンダリ処理における変化点検出をワード・バウンダ
リ処理による場合と同様に高速に行なうことができる。
しかも、減算器を必要としないため、回路構成が簡単に
なるという効果がある。
なるという効果がある。
第１図は本発明の第１の実施例を説明するためのブロッ
ク図、第２図は第１図におけるバレル・シフタ１０２ａ
、ｂとＯＲ論理１０３の真理衣、第３図（ａ）、（ｂ）
はそれぞれ第１の実施例におけるプライオリティ論理回
路１０６の一構成例とその真理衣、第４図は変化点検出
の対象となる入力データの一例を示す図、第５図は第１
図の構成を用いて第４図のデータ中の変化点を検出した
際の動作を示す図、第６図は本発明の第２の実施例を説
明するためのブロック図、第７図は従来の変化点検出回
路例のブロック図、第８図は従来例を用いて第４図に示
す入力データ中の変化点を検出した例を示す図、第９図
は従来例の構成を用いてビット・バウンダリ処理を行う
際に必要となる後処理を示す図である。 １０１ａ、ｂ・−入力レジスタ、１０２ａ、ｂ・・・バ
レル・シフタ、１０３・・・ＯＲ論理、１０４・・・ラ
ッチ、１０５・・・色レジスタ、１０６・・・プライオ
リティ論理回路、１０６ａ・・・排他的論理和、１０６
ｂ・・・ＲＯＭ、１０７・・・シフト数累算器、６０２
ａ、ｂ・・・マルチプレクサ、６０３・・・バレル・シ
フタ、７０１・・・入力レジスタ、７０２・・・排他的
論理和、７０３・・・マスク論理、７０４・・・ラッチ
、７゜５・・・プライオリティ論理回路、７０６・・・
シフト数累算器。
ク図、第２図は第１図におけるバレル・シフタ１０２ａ
、ｂとＯＲ論理１０３の真理衣、第３図（ａ）、（ｂ）
はそれぞれ第１の実施例におけるプライオリティ論理回
路１０６の一構成例とその真理衣、第４図は変化点検出
の対象となる入力データの一例を示す図、第５図は第１
図の構成を用いて第４図のデータ中の変化点を検出した
際の動作を示す図、第６図は本発明の第２の実施例を説
明するためのブロック図、第７図は従来の変化点検出回
路例のブロック図、第８図は従来例を用いて第４図に示
す入力データ中の変化点を検出した例を示す図、第９図
は従来例の構成を用いてビット・バウンダリ処理を行う
際に必要となる後処理を示す図である。 １０１ａ、ｂ・−入力レジスタ、１０２ａ、ｂ・・・バ
レル・シフタ、１０３・・・ＯＲ論理、１０４・・・ラ
ッチ、１０５・・・色レジスタ、１０６・・・プライオ
リティ論理回路、１０６ａ・・・排他的論理和、１０６
ｂ・・・ＲＯＭ、１０７・・・シフト数累算器、６０２
ａ、ｂ・・・マルチプレクサ、６０３・・・バレル・シ
フタ、７０１・・・入力レジスタ、７０２・・・排他的
論理和、７０３・・・マスク論理、７０４・・・ラッチ
、７゜５・・・プライオリティ論理回路、７０６・・・
シフト数累算器。
Claims (1)
- 入力データを所定のビット数シフトするバレルシフタと
、変化を判定する基準となるビット極性を保持する色基
準レジスタと、前記バレルシフタの出力を上位、前記色
基準レジスタの出力を最下位としこれらの隣り合うビッ
トの排他的論理和をとるＸＯＲ回路と、前記ＸＯＲ回路
の出力をアドレスとしその中の最も低位の変化点のビッ
ト位置をデータとして出力するＲＯＭと、前記ＲＯＭの
出力を累算し前記バレルシフタに対してシフトするビッ
ト数を与えるシフト数累算器とを有することを特徴とす
る変化点検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070197A JPH03270379A (ja) | 1990-03-19 | 1990-03-19 | 変化点検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070197A JPH03270379A (ja) | 1990-03-19 | 1990-03-19 | 変化点検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03270379A true JPH03270379A (ja) | 1991-12-02 |
Family
ID=13424550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070197A Pending JPH03270379A (ja) | 1990-03-19 | 1990-03-19 | 変化点検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03270379A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439169A (en) * | 1987-08-04 | 1989-02-09 | Nec Corp | Run length detecting circuit |
-
1990
- 1990-03-19 JP JP2070197A patent/JPH03270379A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439169A (en) * | 1987-08-04 | 1989-02-09 | Nec Corp | Run length detecting circuit |
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