KR920004920B1 - 디지탈 신호 코링회로 - Google Patents

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Abstract

내용 없음.

Description

디지털 신호 코링회로
제 1 도는 본 발명의 실시예를 포함하는 장치의 개략선도.
제 2 도는 제 1 도의 장치를 이해하는데 유용한 븐본기 신호 파형을 도시도.
제 3 도 및 제 4 도는 제 1 도의 장치를 변형한 개략선도.
* 도면의 주요부분에 대한 부호의 설명
20 : 상단 비교기 22 : 하단 비교기
24, 30, 44, 46 : 가산기 24' : 8개의 OR게이트
32 : 버퍼 40 : 임계 기준 신호 전원
50, 60 : 감산기 56, 66 : 8개의 AND게이트
82, 84 : 비교기 88 : J-K플립-플롭
100 : 디지털 입력신호 102 : 요구되는 신호
104 : 코어된 신호 106 : 코어되고 재기억된 신호
본 발명은 디지털 신호처리장치, 특허, 디지털 신호 코링장치에 관한 것이다.
전기적 신호는 피할 수 없이 원하는 정보신호부의 원하지 않는 잡음 신호부를 포함하게 된다 ."신호대 잡음비"(SNR)이란 용어는 정보와 잡음 신호부의 관련 세기를 나타내기 위하여 흔히 사용된다. 전자장치의 기능은 신호대 잡음지가 증가함에 따라 일반적으로 개선된다. 잡음신호의 영향을 감소시키고 SNR을 증가되도록 사용되는 한가지 기술이 코링회로의 사용이다.
종래의 코링회로는 신호의 중심값을 제거하는데 즉 이 회로는 입력신호가 정해진 값 범위 밖에 있을 때만 출력 신호를 공급하다. 출력신호가 공급되지 않는 값의 범위는 영 또는 기준선 신호값일 때이고 기준선 신호값에 대하여는 보통 대칭적이다. 더우기, 종래의 코러에 있어서는, 한정된 값의 범위는 고정적이다.
결과적으로, 종래의 코링회로는 거의 정보신호가 나타나지 않을때만 저레벨 잡음신호를 제거하는데 효과적이다. 다른 말로하면, 기준선 레벨 주위의 잡음신호는 코어 밖이지만 정보신호와 겹쳐지는 잡음신호는 정보신호에 따라 통과된다. 더우기, 종래의 코링회로의 한정된 코링범위는 쉽게 변화하지 못하기 때문에 잡음신호의 레벨을 변화하기에는 적당히 못하다.
이들 제한들은 본 발명의 적응 디지털 신호 코링장치에 의해 극복될 수 있으며 본 발명은 제 1 및 제 2 디지털 신호에 의해 결정된 값의 범위로부터 입력 디지털 신호가 벗어남을 나타내는 디지털 신호를 발생하기 위한 비교장치를 구비한다. 상기 비교장치는 나타나는 디지털 신호에 따라서 값의 범위를 변경하기 위하여 제공되었다.
본 발명의 구성에 따라서, 디지털 신호 코링장치가 기술되었다. 두 개의 디지털 기준신호가 비교수단에 기준신호의 전원에 의해 공급된다. 비교수단은 신호원으로부터 나온 이들 기준신호와 디지털 입력신호를 비교한다. 비교수단은 입력디지털 신호와 디지털 기준신호에 의해 결정되는 기지탈값의 범위 간의 차 정도를 나타내는 디지털 신호를 발생한다. 디지털 값의 범위의 경계선은 변형수단에 의하여 나타나는 디지털 신호에 응답하여 변형되다. 상기 수단은 또한 표시되는 디지털 신호로부터 출력코어된 디지털 신호를 발생하기 위해 제공된다.
연속적인 병렬 비트형 디지털 워드를 가지는 디지털 데이타 입력신호는 입력(12)에서 적용 디지털 신호 코링장치(10)로 인가된다. 디지털 신호 코링장치(10)는 코러의 출력(14)에서 비슷한 스트립의 병렬형 디지털 워드를 포함하여 코어된 데이터 출력신호를 공급한다.
도면에서, 넓은 화살표는 병렬 비트형 디지털 신호의 결로를 나타내는데, 이 신호는 디지털 텔레비젼 신호처리 시스템에서 휘도 및 색도정보의 값을 나타내는 8비트형 디지털 워드이다. 단인선을 사용하는 화살표는 단일 디지털 비트나 직렬 비트형 디지털 워드 또는 제어신호나 클럭킹 신호인 계속적인 신호를 운반하는 경로를 나타낸다.
8비트형 상단 디지털 비교기(20)는 입력과 상단 임계 디지털 신호 UTS(12)A로부터 나온 디지털 신호를 비교기 입력에서 수신한다. 임계신호 UTS는 코어된 디지털값의 상단경계선 범위를 결정한다. 상단 비교기(20)는 입력 디지털 신호가 UTS를 초과할 때 즉 입력 디지털 신호값이 UTS보다 크고 코링값의 범위 밖에 있을 때 입력 디지털 신호와 임계신호 UTS간의 차를 나타내는 값을 지닌 8비트형 상단 디지털 차신호 UDS를 발생한다. 다른 말로하면, 상기 차 신호 UDS는 제로값을 가진다.
8비트형 하단 디지털 비교기(22)는 입력(12)으로부터 나온 디지털 신호를 비교기(22)의 입력에서 수신하고 코어된 값의 하단 경계선 범위를 결정하는 하단 임계 디지털 신호 LTS를 수신한다. 하단 비교기(22)는 입력 디지털 신호가 비교기(20)에 의해 사용되는 입력 디지털 신호와 반대 방향인 LTS를 초과할 때 즉 입력 디지털 신호값이 LTS보다 적고 코링값의 범위 밖에 있을 때 입력 디지털 신호와 임계신호 LTS간의 차를 나타내는 값을 지닌 8비트형 하단 디지털 차 신호 LDS를 발생한다. 다른 말로하면 차 신호 LDS는 제로값을 가진다.
차 신호 UDS 및 LDS는 8비트형 디지털 신호 RDS를 발생하도록 8비트형 가산기(24)에 의해 조합되는데, 이 RDS는 입력 디지털 신호가 코링에 의해 이동되는 값의 범위를 이탈하는 정도와 이러한 이탈과 관련된 감지를 나타내는 값이다. 따라서, 나타난 신호 RDS는 입력신호값이 임계신호 UTS 및 LTS에 의해 결정되는 경계선을 가지는 값의 범위 안에 있을때는 제로값을 가진다. 덧붙이면, RDS는 입력신호값이 임계 UTS보다 클때는 정(+)값인 차 신호가 되며, 입력신호값이 임계값이 임계값 LTS보다 적을때는 부(-)값인 차신호가 된다.
신호원(34)으로부터 나온 클럭킹 신호 CLK는 입력 디지털 신호의 디지털 워드가 수신되는 비율로 등기식으로 발생된다. 디지털 텔레비젼 시스템에서는, 클럭신호(34)은 칼라 서브 캐리어 주파수의 3배 또는 4배의 비로 들어오는 아나로그 비데오 신호를 연속디지털 워드로 변환하기 위해서 아나로그/디지털 변환기를 동작하는 샘플링 클럭원이다. 8비트형 가산기(30)는 디지털 신호 RDS와 8비트형 버퍼 레지스터(32)의 입력에 인가되는 합신호를 발생하기 위하여 각각의 가산기(30)의 입력에서 수신된 8비트형 버퍼(32)에 기억된 디지털 워드를 조합하다. 신호워(34)으로부터 클럭킹 신호 CLK에 응답하여서, 합신호는 버퍼(32)에 미리 기억된 내용 대신에 기억된다. 이처럼, 입력신호의 각 디지털 워드에 대하여 설명하면, 버퍼(32)의 내용은 디지털 비교기(20 및 22)에 의해 수행된 비교의 결과를 반영하도록 갱신되어진다.
버퍼(32)에 기억된 내용은 코러(10)의 출력(14)에서 코어된 디지털 출력신호 CS로서 공급한다. 버퍼(32)에 기억된 내용은 또한 상기에 주목하여 임계신호 UTS 및 LTS를 발생하기 위하여 제공된다.
임계 기준신호원(40)을 기준 제어(42)에 의하여 공급된 제어신호에 응답하여서 상단 기준신호 UR 및 하단 기준신호 LR을 발생한다. 제어(42)는 코링범위의 경계값을 설정하기 위한 엄지손가락 휠(tbumbwheel)스위치와 같은 수동 입력장치가 될 수 있다. 바꿔말하면 제어(42)는 수신된 텔레비젼 신호상에서 존재하는 잡음신호의 데벨 표시에 응답하여 코링범위를 결정하기 위한 장치를 구비할 수 있다. 적절한 표시는 TV수상기의 동조 시스템에서 RF AGC레벨, 코어된 신호 CS의 평균값, 또는 코어된 CS의 피크 투 피크(peak-to-peak) 진폭으로부터 나타난다.
기준 신호원(40)은 기준신호인 UR 및 LR로서 공급된 디지털 워드를 기억하는 두 개의 메모리 레지스터를 구비한다. UR 및 LR의 값은 기준 제어(42)로부터 메모리 레지스터로 로드된다. UR 및 LR은 8비트 길이까지 될 수 있으나 보통은 8비트형 디지털 텔레비젼 신호처리 시스템에서는 더 적은 길이가 된다. 기준신호 UR 및 LR은 기준선(즉, 제로) 신호값에 따라 코링 범위의 상단 및 하단 경계선을 설정한다.
상단 기준신호 UR은 상단 임계신호 UTS를 발생하기 위해 8비트형 가산기(44)에 의해 버퍼(32)에 기억된 디지털 값과 조합된다. 하단 기준신호 LR는 하단 임계신호 LTS를 발생하기 위한 8비트형 가산기(46)에 의해 완충기(32)에 기억된 디지털값과 조합된다. 여기서 기준선 신호값은 제로이고, UR은 정(+) 디지털값이고 LR은 부(-)디지털값이다. 기준 신호 UR 및 LR간의 차는 코링 범위의 크기를 설정한다.
UR 및 LR이 코어된 신호크기를 나타내는 버퍼(32)의 내용에 가산되기 때문에, 임계신호 UTS 및 LTS는 UR 및 LR에 의해 설정된 코링 범위의 크기를 나타내기도 하지만 코어된 신호크기에 의해 변경된 기준선값에 관하여도 나타낸다. 이런 결과로, 디지털 비교기(20,22), 가산기(24,30) 및 (32)에 의해 수행된 코링동작은 디지털 입력신호값의 전체 범위에 대하여 코링범위(UTS-LTS)보다 더 적은 크기인 디지털 입력신호와 변동은 제거하지만 고정된 기준선값은 전혀 제거하지 않는다. 코링장치(10)는 입력 디지털 신호갑에 따라 코링 범위의 기준선을 변경하도록 적용된다.
상기에서 기술된 코링의 동작이 일련의 디지털 입력신호 워드에 응답하여 발생하는 여러 가지 디지털 신호의 값은 목록 테이블 Ⅰ에 도시되어 있다. 테이블에서 2진 워드는 10진과 동등한 값 예를들어 "110"은 "6"으로 리스트되어 나타내어진다. 테이블 Ⅰ 의 예에서, 코링 기준값은 US= +2 및 LR=-1이다. 여러 가지 디지털 신호는 제 1 도에서 주어진 표시에 상응하는 문자의 조합으로 나타내어지는데 예를들어 CS는 주어진 클럭 주기 동안 버퍼(32)의 내용을 나타낸다. 덧붙이면 CS는 주어진 클럭 주기의 마지막에서 발생된 CS의 변경된 값을 나타내고 다음 클럭 주기를 계속 유지한다.
Figure kpo00001
제 2a 도는 테이블 Ⅰ 의 값에 상응하는 디지털 입력신호(100)를 도시한다. 입력신호(100)는 +2와 -1값 사이를 교대하는 겹쳐진 잡음신호인(분리적으로 도시되지 않음) 요구된 신호(102)(점선으로 표시)를 포함한다. 버퍼(32)의 출력에서 발생되는 상응하는 코어된 디지털 출력신호 CS는 제 2b 도에서 코어된 신호(104)로서 도시된다.
제 1 도의 비교장치(20,22,24)를 변형한 다른 실시예가 제 3 도에 보여진다. 코러(10)의 입력(12)에서 수신된 8비트형 디지털 입력신호는 감산기(50)에 의하여 상단 임계신호 UTS로부터 감산된다. 8비트형 차신호(54)는 8개 AND게이트(56)중 각각 하나의 제 1 입력에 병렬로 인가되고 부호 비트(52)는 반전되어서 모든 8개 AND게이트(56)의 제 2 입력에 인가된다. 만일 디지털 입력신호가 상단 임계신호 값보다 클때는, 차 신호는 정(+)값 (부호비트="0"반전된 부호 비트="1")이고, 8개 AND게이트(56)는 8개 OR게이트(24′)에 차 신호 UDS를 보낸다. 다른 말로하면, 값 0을 가지는 신호가 통과한다.
유사하게, 감산기(60)는 입력신호로 부터 임계신호 LTS를 감산하고 8개 AND게이트(60)의 제 2 입력에 인가한다. 부흘 비트(62)는 모든 8개 AND게이트(66)의 제 2 입력에 인가된다. 만일 디지탈 입력신호가 하단임계 신호값보다 적을때는, 차 신호는 부(-)값(부호비트="1")이고, 8개 AND 게이트(66)는 8개 OR게이트(24')에 차신호 LSD를 보낸다, 다른말로하면, 값"0"을 갖는 신호가 통과하다.
차 신호 UDS 및 LDS중 하나만이 비교에 의해 발생되기 때문에, 가산기(24)는 제거되고 제 3 도에 보여 진대로 8개 OR게이트(24′)로 대체된다. 각각의 OR게이트는 모든 OR게이트의 입력에서 UDS 및 LDS의 비트를 수신하고 8개 OR게이트(24′)의 출력에 나타난 차신호 RDS의 비트를 나타내기 위해 어느쪽 차 신호비트이거나 차신호 비트를 재발생한다. "0"신호 또는 OR게이트(24′)의 두 개의 입력은 OR게이트(24′)출력에 영향을 주지 않는다.
제4 도에서는 변형된 코링장치(12)를 보여주는데 이 장치는 상기에서 기술된 비교의 감산처리에 의해 유도된 감소를 훼방하는 경향이 있도록 증가된 크기를 지닌 커어된 신호를 나타내기 위하여 동작한다. 상단 및 하단 차 신호UDS 및 LDS는 제로 기준 신호원(80)에 의해 발생된 기준선(제로)신호 크기와 비교된다. 차 신호가 UDS가 발생될 때 클럭킹 주기에서, 디지털 비교기(82)는 신호원(34)으로부터 나온 클럭킹 신호 CLK에 응답하여서 Q출력을 세트하는 플립-플롭(88)의 J입력에 참 논리레벨을 인가한다. MUX(86)는 다음 클럭주기동안에 코어되고 재기억된 출력 디지털 신호(CS″)를 배율기의 출력에 발생하도록 상단 임계신호 UTS를 게이트함으로써 세트상태로 되어 있는 Q출력에 응답한다.
이와 비슷하게, 차신호 LDS가 발생될 때, 디지털 비교기(84)는 클럭킹 신호 CLK에 응답하여서 Q출력(Q출력은 세트)을 리세트하는 플립-플롭(88)의 K-입력에 참 논리 레벨을 인가한다. MUX(86)는 다음 클럭주기 동안에 코어되어 재기억된 신호(CS")를 배율기의 출력에 발생하도록 하단 임계신호 LTS를 게이팅함으로써 리세트 상태로 되어 있는 Q출력에 응답한다.
이 방식에서, 코어되고 재기억된 신호(CS")는 코링값의 존재 범위를 벗어난 디지털 신호를 마지막으로 감지하는 것에 따라 MUX(86)에 의해 선택된 UTS 및 LTS중 하나를 포함하고, 버퍼(32)의 출력은 이 변형에서는 출력신호로써 사용되지는 않는다. 가산기(44 및 46)는 임계신호 UTS 및 LTS를 발생하도록 버퍼(32)에 기억된 내용에 코링 기준신호 UR 및 LR을 가산하는 것은 자명한 일이다. 결과로서, 제 4 도의 실시예에 의하여 발생된 코어되고 재기억된 신호(CS")는 제 1 도의 실시예에 의해 단자(14)에 발생된 커어된 신호에 따라 UR 및 LR 값만큼 증가된다.
예를들어, 제 2a 도에서 도시된 입력신호(100)에 응답하여, 변형된 제 4 도를 포함하는 코러(10)는 제 2b 도에서 도시된 코어되고 재기억된 신호(106)(점선으로 표시)를 발생한다. 테이블 Ⅰ 은 코어되고 재기억된 신호(106)를 발생하는 MUX(86)에 의해 선택된 임계신호 UTS 및 LTS의 샘플을 식별하도록 언더코링에 의해 대응적으로 마크된다.
상기에서 기술된 실시예의 변형은 뒤에 나오는 청구범위에 의해서만 제한되는 본 발명의 범주내에서 완성된다. 예를들어, 코링 범위가 기준신호값에 대하여 대칭적으로 되어 있을 때, 기준신호 UR 및 LR이 신호원(40)안에 있는 하나의 메모리에 의해 둘다 발생될 수 있도록 같은 값을 가진다. 이런 경우에 가산기(46)는 불변의 부(-) 부호 비트를 수신하고 감산기는 신호 CS로부터 나온 신호 LR을 감산하기 위해 가산기(46)용으로 대치될 수 있다.
8비트형(256크기)장치는 중간 범위값에 가까운 기준선 레벨을 가지는 것을 만족한다. 예를들어, 기준선 값은 127이 되고 코링 범위의 상단 하단 경계선은 129 및 125가 된다. 여기에서 기술된 신호처리는 8비트 양자화보다 다른 것을 사용하여서도 이루어질 수 있다는 것에 주목해야 한다.

Claims (5)

  1. 디지털 입력신호원과, 상기 디지털 입력신호가 디지털값 범위를 벗어나는 정도를 나타내는 표시 디지털 신호를 발생하기 위한 비교기를 구비하는 디지털 신호 코링장치에 있어서, 제 1(UR) 및 제 2(LR)디지털기준신호원(40, 42)과, 제 1 및 제 2 임계신호(UTS, LTS)를 형성하기 위해, 상기 표시 디지털 신호와(RDS) 상기 디지털 기준신호중 각각 다른 하나에 각각이 응답하는 제 1 및 제 2 신호 가산기(44, 46)를 구비하되, 상기 임계 신호들은 상기 디지털 값의 범위를 결정하기 위해 상기 비교기에 인가되는 것을 특징으로 하는 디지털 신호 코링장치.
  2. 제 1 항에 있어서, 입력과 출력을 가지는 버퍼 레지스터(32)와, 상기 표시 디지털 신호(RDS)에 응답하는 제 1 입력, 상기 버퍼 레지스터의 출력에 연결된 제 2 입력과 상기 버퍼 레지스터의 입력에 연결된 출력을 가지는 제 3 의 가산기(30)를 구비하되, 상기 제 1 및 제 2 신호 가산기 (44, 46)는 상기 버퍼레지스터의 상기 출력에서 나타나는 신호를 받아들이도록 연결되는 것을 특징으로 하는 디지털 신호 코링장치.
  3. 제 2 항에 있어서, 상기 코링장치의 출력디지털 신호들(CS)은 상기 버퍼 레지스터(32)의 출력에서 나타나는 것을 특징으로 하는 디지털 신호 코링장치.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 임계신호 각각을 출력단자를 선택적으로 통과시키기 위하여 제 1 및 제 2 임계신호가 인가되는 제 1 및 제 2 입력을 갖고 있는 멀티플렉서(86)를 구비하며, 코링장치의 출력신호(CS")는 상기 출력단자에서 나타나는 것을 특징으로 하는 디지털 신호 코링장치.
  5. 제 4 항에 있어서, 제 3 의 디지털 기준신호원(80)과, 상기 표시 디지털 신호와 제 3 의 디지털 기준 신호에 응답하는 첨가 비교기(82, 84)와, 상기 멀티플렉서(86)를 제어하기 위해, 상기 첨가비교기 출력에 응답하는 제어회로(FF)를 구비하는 것을 특징으로 하는 디지털 신호 코링장치.
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