JPS58196766A - 画像信号二値化装置 - Google Patents
画像信号二値化装置Info
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- JPS58196766A JPS58196766A JP57078182A JP7818282A JPS58196766A JP S58196766 A JPS58196766 A JP S58196766A JP 57078182 A JP57078182 A JP 57078182A JP 7818282 A JP7818282 A JP 7818282A JP S58196766 A JPS58196766 A JP S58196766A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
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- H04N1/403—Discrimination between the two tones in the picture signal of a two-tone original
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- Multimedia (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明ｔＸ、７アクンばり等の画像信号処理に好適な画
像信号二値化装置に関し、さらに詳細に汀、船端で書か
れたような濃度の淡い原稿や１色地練−に印刷された文
字、あるいを了白抜きの文字等を正確に二値化する装＠
Ｔｉｃ闘する。
像信号二値化装置に関し、さらに詳細に汀、船端で書か
れたような濃度の淡い原稿や１色地練−に印刷された文
字、あるいを了白抜きの文字等を正確に二値化する装＠
Ｔｉｃ闘する。
従来１画信号号の二値化回路は数多く提案されており、
その代表的な＃ｌｌ成例としては第１図のようなものが
ある。
その代表的な＃ｌｌ成例としては第１図のようなものが
ある。
第１図の従来ｅ１において、図示しない撮像手段から得
た画像信号は比較回路Ｉｖｃ印加されるとともに、包絡
綴検波器コに入力され、ここで適当な時足載を有する半
波整流回路によって、白レベルの包結線が検波される。
た画像信号は比較回路Ｉｖｃ印加されるとともに、包絡
綴検波器コに入力され、ここで適当な時足載を有する半
波整流回路によって、白レベルの包結線が検波される。
その包結線出力を分圧回路Ｊで抵抗分割し、黒地部分の
雑音を拾わないように直流加算回路参でオフセント電圧
を加算した俵、比較回路／に基準電圧として印加し、こ
こで＃配崗像信号な二値化する。
雑音を拾わないように直流加算回路参でオフセント電圧
を加算した俵、比較回路／に基準電圧として印加し、こ
こで＃配崗像信号な二値化する。
この従来例では、包結線検波器コは黒レベルのピークホ
ールド（ロ）路としての機能を有するが、放電時定数の
設定の仕方によって画質ＶＣ微妙な影響を与えることが
欠点として知られている。また、さらに、第１図におい
て、原稿の黒地レベルは接地電位であると仮定しており
、従って逆に黒地レベルを接地電位にクラン１する回路
が必要となる欠点があつＴこ。また、直流加算回路ダに
よって単純にオフセラ）［Ｅを加算しているのみである
から、白抜きの文字の二値化は滴定のいくものではなか
った。
ールド（ロ）路としての機能を有するが、放電時定数の
設定の仕方によって画質ＶＣ微妙な影響を与えることが
欠点として知られている。また、さらに、第１図におい
て、原稿の黒地レベルは接地電位であると仮定しており
、従って逆に黒地レベルを接地電位にクラン１する回路
が必要となる欠点があつＴこ。また、直流加算回路ダに
よって単純にオフセラ）［Ｅを加算しているのみである
から、白抜きの文字の二値化は滴定のいくものではなか
った。
そこで１本発明の目的は、これら従来の欠点を除去して
画像信号二値化装置を提供することにある。
画像信号二値化装置を提供することにある。
また１本発明の他の目的を了、二値化のための演算回路
をデジタル化し、無調整で高性能な画像信号二値化装置
を提供することにある。
をデジタル化し、無調整で高性能な画像信号二値化装置
を提供することにある。
従来は、包＃５ＷＭ検波器によって白レベルの変動のみ
対処しているのに対し、本発明で修了、この他に黒レベ
ルのピークホールド回路を設け、黒レベルの変動にも対
処するようにし、以て正確な二値此処＃ＡＶ行う。
対処しているのに対し、本発明で修了、この他に黒レベ
ルのピークホールド回路を設け、黒レベルの変動にも対
処するようにし、以て正確な二値此処＃ＡＶ行う。
以下１本発明％：図示の実施例にもとづき詳細に説明す
る。
る。
第コーは本発＠＃による画像信号二値化装置の一実施例
のブロック園である。同図において、ｊはＡ−Ｄ変換器
である。以下に述べる二値化回路を１アナログま７：は
デジタルのいずれの形態でも＊ｍすることができ、以下
の（ロ）路を丁ぺてデジタル系とするときには、Ａ−Ｄ
変換器ｊ１￥：用いる。他方。
のブロック園である。同図において、ｊはＡ−Ｄ変換器
である。以下に述べる二値化回路を１アナログま７：は
デジタルのいずれの形態でも＊ｍすることができ、以下
の（ロ）路を丁ぺてデジタル系とするときには、Ａ−Ｄ
変換器ｊ１￥：用いる。他方。
以ト°の回路を丁ぺてアナログ糸とするときＫは。
Ａ−Ｄｆ換器ｊを用いなければよい、以下の説明テラ゛
工、第λ図の回路が全てデジタル回路から成っている場
合について説明する。
工、第λ図の回路が全てデジタル回路から成っている場
合について説明する。
アナログ圃信号号人カマし丁Ａ−Ｄ変換器Ｓで多値繊子
化デジタル画像信号ｖＩｌ′ｉｌ：変換され、その黒レ
ベルのピーク値Ｂが黒レベルピークホールド回 。
化デジタル画像信号ｖＩｌ′ｉｌ：変換され、その黒レ
ベルのピーク値Ｂが黒レベルピークホールド回 。
路４１ｃ ヨッ−ＣＹ ｙ −ｙ ｓ−＊ −ｋ Ｆ”
８２１１゜一方、白’レベルピークホールド回路７に
よってデジモル画像ｍ号Ｖ中の白レベルのピーク値Ｗが
サンプルホールドされる。これらサンプルホールドされ
た信号ＢとＷＧ２減算回路ｔＫよって減算され、差信号
ａ−ＷＹ得る。次に、乗算回路！および定数にの定数回
路１０ Ｋより、差信号Ｂ−ＷＫ定数ｋが乗ぜられ１乗
算出力ｋ（Ｂ−Ｗ）Ｙ得る。ここで、にはおおむね０．
３に近い値とするのが好適である。
８２１１゜一方、白’レベルピークホールド回路７に
よってデジモル画像ｍ号Ｖ中の白レベルのピーク値Ｗが
サンプルホールドされる。これらサンプルホールドされ
た信号ＢとＷＧ２減算回路ｔＫよって減算され、差信号
ａ−ＷＹ得る。次に、乗算回路！および定数にの定数回
路１０ Ｋより、差信号Ｂ−ＷＫ定数ｋが乗ぜられ１乗
算出力ｋ（Ｂ−Ｗ）Ｙ得る。ここで、にはおおむね０．
３に近い値とするのが好適である。
を加算し、スライスレベルＴと（、て。
Ｔ＝ｋＢ ＋ （／−ｋ）Ｗ （１）を
得る。
得る。
上述の演算の結果、得られた基準信号ＴＧ了、ｉｉｔ像
信号Ｖの黒レベルのピーク値Ｂと白レベルのピーク値Ｗ
を ｋ Ｉ （／−に、） （２）
の割合で平均加算したものであるので、正確な二値化を
行うことができる。例えば、にンｏ、Ｓと丁れば、 ｋ ： （／−に’）−０，１１（／−０，１）−
／ ｊ ／ （！Ｓ）となり、スライスレベルＴ
の値αＢとＷのちょうど中央に位置する。
信号Ｖの黒レベルのピーク値Ｂと白レベルのピーク値Ｗ
を ｋ Ｉ （／−に、） （２）
の割合で平均加算したものであるので、正確な二値化を
行うことができる。例えば、にンｏ、Ｓと丁れば、 ｋ ： （／−に’）−０，１１（／−０，１）−
／ ｊ ／ （！Ｓ）となり、スライスレベルＴ
の値αＢとＷのちょうど中央に位置する。
次に、スライスレベルＴと、デジタル画僧信号Ｖを１１
Ｉｌ延回路／ＪＫ通して得た遅延出力Ｖ とを比較＠
／Ｊ ｅｃ供給し、ここでテとＶ とを大小比較して二
値化信号を得る。
Ｉｌ延回路／ＪＫ通して得た遅延出力Ｖ とを比較＠
／Ｊ ｅｃ供給し、ここでテとＶ とを大小比較して二
値化信号を得る。
で１時間合わせのために挿入したものである。中−１遅
延演算子を表わす。
延演算子を表わす。
なお、定数ｋを１例えば検知した白レベルのピーク値Ｖ
Ｃより可変とすることもできる。これにより、一層適し
た二値化レベルを設定できる。
Ｃより可変とすることもできる。これにより、一層適し
た二値化レベルを設定できる。
第３図に工、第２図に示した本発明の実施例のより詳細
な回路構成な示す。ここで＆了、Ａ−Ｄ変換器ｉＸ’！
略しであるが、第２図に対応して全てデジタル形式の演
算回路である。
な回路構成な示す。ここで＆了、Ａ−Ｄ変換器ｉＸ’！
略しであるが、第２図に対応して全てデジタル形式の演
算回路である。
まず、デ４ジタルｌ＃惨信号Ｖは、ランチ３６ Ｋよつ
てｌ−案分遅延され、コンパレータ３ノで連続するコ画
素間の画像信号の変化分を検出する。コンパレータ３／
のＡ入力には１画素前の画像信号が入力され、Ｂ入力に
＆了現在の画素の画像信号が入力されているから１両信
号の大小利足を行うことによって１画信号号が増加状態
にあるのか、減少状態にあるのか、あるいは一定状態に
あるのかが分かる。
てｌ−案分遅延され、コンパレータ３ノで連続するコ画
素間の画像信号の変化分を検出する。コンパレータ３／
のＡ入力には１画素前の画像信号が入力され、Ｂ入力に
＆了現在の画素の画像信号が入力されているから１両信
号の大小利足を行うことによって１画信号号が増加状態
にあるのか、減少状態にあるのか、あるいは一定状態に
あるのかが分かる。
いま、画像信号が＃Ｉ加状態にあるとき、言い換えると
１時間の経過とともに徐々に黒くなって行＜、！：キｋ
ｌ、コンパレータ３１のＡ）Ｂ出力が高レベルになるの
で、アンドゲート邦が開いてクロツクＣＫＩＣよりラン
チ３２を駆動し、画像信号Ｖをランチ３ノにランチする
。
１時間の経過とともに徐々に黒くなって行＜、！：キｋ
ｌ、コンパレータ３１のＡ）Ｂ出力が高レベルになるの
で、アンドゲート邦が開いてクロツクＣＫＩＣよりラン
チ３２を駆動し、画像信号Ｖをランチ３ノにランチする
。
次に、画像信号が減少状部に転すると１丁なわち黒のピ
ークレベルを過ぎて徐々に白くなって行＜トｔｔ汀、コ
ンパレータＪ／ （２） Ａ ＞ Ｂ出力ｋｌ ｔ Ｌ
’ ヘルとなり、アンドゲート３亭は閉じて、ランチ３
２の出力端子ＱＫは黒のピークレベルが保持ｇｔする。
ークレベルを過ぎて徐々に白くなって行＜トｔｔ汀、コ
ンパレータＪ／ （２） Ａ ＞ Ｂ出力ｋｌ ｔ Ｌ
’ ヘルとなり、アンドゲート３亭は閉じて、ランチ３
２の出力端子ＱＫは黒のピークレベルが保持ｇｔする。
それと同時に、低レベルのＡ）Ｂ出力はインバータ３≦
で反転され、それによってアンドゲート３５が開くから
、当該黒のピークレベルを１ラツテ３３０出力ＱＶｃも
ランチされる。
で反転され、それによってアンドゲート３５が開くから
、当該黒のピークレベルを１ラツテ３３０出力ＱＶｃも
ランチされる。
次に、再び画像信号が再び増加に転すると、ランデ３２
を１次の黒のピークレベルのランチを開始する。その閣
、ラフテＩＮＸ以前の黒のピークレベルＢを保持したま
まとなる。丁なわち、本例でを了、ランチ３０．ｎ−Ｍ
よび３３．コンパレータＪ／％アンドゲート屏オよびＪ
Ｓ、およびインバータＪ、４ Ｋよって黒のピークホー
ルド回路６が構成されている。
を１次の黒のピークレベルのランチを開始する。その閣
、ラフテＩＮＸ以前の黒のピークレベルＢを保持したま
まとなる。丁なわち、本例でを了、ランチ３０．ｎ−Ｍ
よび３３．コンパレータＪ／％アンドゲート屏オよびＪ
Ｓ、およびインバータＪ、４ Ｋよって黒のピークホー
ルド回路６が構成されている。
一方、白のピークホールド回路７は、ランデｎおよびＩ
、アンドゲート７？オよび語、およびインバータ＃／に
よって構成されており、その動作は上述した黒のピーク
ホールド回路６の磯合と同様であるが、コンパノー夕Ｊ
／の出力１ｃＡ＜Ｂを用いている点のみが員なる。黒の
ピークホールド信号Ｂ目ｔｌｉＩ接に加算６０に供給さ
れ、吏に白のピークホールド信号ＷはインバータｑＹ：
介して加算器＃３Ｋ ’供給され、ここでＢ−Ｗ
＋１）演算が実行される。そ０Ｂ−Ｗ出力をに倍（ロ）
路＃に供給する。回路邦とし℃は１本来は、乗算器を用
いるが１回路を簡単にするために、ここではに−りとし
て、３４倍回路を用いて、 Ｂ−Ｗ出力の全ビン） ）
ｌ Ｌ８Ｂ ＠へｌピントづつシフトするだけで（Ｂ−
Ｗ）のｈ倍を実現する。ｋが号ということは、スライス
レベルが黒のピークレベルと白のピークレベルの丁度真
中になるので、むしろ都合が良い。
、アンドゲート７？オよび語、およびインバータ＃／に
よって構成されており、その動作は上述した黒のピーク
ホールド回路６の磯合と同様であるが、コンパノー夕Ｊ
／の出力１ｃＡ＜Ｂを用いている点のみが員なる。黒の
ピークホールド信号Ｂ目ｔｌｉＩ接に加算６０に供給さ
れ、吏に白のピークホールド信号ＷはインバータｑＹ：
介して加算器＃３Ｋ ’供給され、ここでＢ−Ｗ
＋１）演算が実行される。そ０Ｂ−Ｗ出力をに倍（ロ）
路＃に供給する。回路邦とし℃は１本来は、乗算器を用
いるが１回路を簡単にするために、ここではに−りとし
て、３４倍回路を用いて、 Ｂ−Ｗ出力の全ビン） ）
ｌ Ｌ８Ｂ ＠へｌピントづつシフトするだけで（Ｂ−
Ｗ）のｈ倍を実現する。ｋが号ということは、スライス
レベルが黒のピークレベルと白のピークレベルの丁度真
中になるので、むしろ都合が良い。
加算器Ｉｓ Ｋランチ３１のＷ出力とｈ倍回路邸の（Ｂ
−Ｗ）／コ出力とを供給し、Ｗ＋（Ｂ−Ｗ）／２＝ ＜
ｔｓ ＋ｗ ＞／２の演算を行う。このＣＢ＋Ｗ）／
コ出力をスライスレベルＴとして一コンパレータ銘のＢ
入力端子に印加する。コンパレータ砧のＡ入力端午には
、ランチＣおよびＮＫよって一画素分遅延されたデジタ
ル画像信号Ｖを印加する。
−Ｗ）／コ出力とを供給し、Ｗ＋（Ｂ−Ｗ）／２＝ ＜
ｔｓ ＋ｗ ＞／２の演算を行う。このＣＢ＋Ｗ）／
コ出力をスライスレベルＴとして一コンパレータ銘のＢ
入力端子に印加する。コンパレータ砧のＡ入力端午には
、ランチＣおよびＮＫよって一画素分遅延されたデジタ
ル画像信号Ｖを印加する。
このデジタル画像信号Ｖは、当該スライスレベルＴでス
ライスされて二値化画像信号となる。
ライスされて二値化画像信号となる。
ラッテｑおよびｑについて、本例でＩ了Ｊ個の揚台を例
示したが、このランチの個数はコａＩｉに限る必９Ｐは
なく１画信号号Ｖのスルーレートの様子からＯＳｊ個程
度の範囲で最適な個数を見い出すのが！ＩＩｌましい。
示したが、このランチの個数はコａＩｉに限る必９Ｐは
なく１画信号号Ｖのスルーレートの様子からＯＳｊ個程
度の範囲で最適な個数を見い出すのが！ＩＩｌましい。
例えば、Ｉｌ像信号Ｖの量子化ピント数がｍ（Ｂｉｔ）
で、最大スルーレートが８（Ｂｉｔ、／Ｐｉ！ｌ）であ
るならば、かかるランチの所要個数は（コ ＋／ ）
＠に設定するのが望ましい。これは、スライスレベルＴ
が、当該−像信号Ｖの次の白または黒のピーク清音検出
して得られた結果をもって、真のスライスレベルにする
という考えから求めた結果であるが、ランチ個数は０個
であってもＰｊｒ望の性能Ｅ工十分発挿し得る。
で、最大スルーレートが８（Ｂｉｔ、／Ｐｉ！ｌ）であ
るならば、かかるランチの所要個数は（コ ＋／ ）
＠に設定するのが望ましい。これは、スライスレベルＴ
が、当該−像信号Ｖの次の白または黒のピーク清音検出
して得られた結果をもって、真のスライスレベルにする
という考えから求めた結果であるが、ランチ個数は０個
であってもＰｊｒ望の性能Ｅ工十分発挿し得る。
第２図に示した実施例でを了、（１）式の演算を忠実に
実行するために図示のような構成としたが、（１）式の
結果を満足する型式であれば他の構成であっても良いこ
と番１勿論である。
実行するために図示のような構成としたが、（１）式の
結果を満足する型式であれば他の構成であっても良いこ
と番１勿論である。
例えば、ｋ−％めときには、単にＢとＷとの平均ＶＸめ
れば良いのであるから、第参図に示す構成であっても良
い０丁なわち、第参図において、ｌｆ＆了加算回路であ
り、ピークホールド回路６および７からの出力ＢとＷと
火ここで加算し、その加算出力（Ｂ＋Ｗ）ａ−３４の乗
算回路／ＩＶｃ供給して、（８＋Ｗ）／コ出力を得る。
れば良いのであるから、第参図に示す構成であっても良
い０丁なわち、第参図において、ｌｆ＆了加算回路であ
り、ピークホールド回路６および７からの出力ＢとＷと
火ここで加算し、その加算出力（Ｂ＋Ｗ）ａ−３４の乗
算回路／ＩＶｃ供給して、（８＋Ｗ）／コ出力を得る。
本例で、その他の部分は第２図と同様の構成要素と千ろ
ことができるので、対応個Ｆｆｒ［は同一の符号を付与
してそれらの詳＃１は省略する。
ことができるので、対応個Ｆｆｒ［は同一の符号を付与
してそれらの詳＃１は省略する。
また、第２図に示した実施例において１例えばＩｌｌ算
回路／／１工第ｊ図に示すように、減算回路１６で置き
換えて、この減算回路７４ Ｋ遅′延回路１３からのＶ
＊出力と白レベルピークホールド回路７の出力Ｗとを供
給してｖ”−ｗを求め、このｖ−Ｗ出力を乗算ＩＯ２路
９からのｋ（Ｂ−Ｗ）出方と比較するようにしてもよい
。このよう九構成すると、比較器１２の所望ピント数を
１少なくて済む１本例においても第２図の例と同様の清
新にを１同−の符号を付して、それら・）許細は省略す
る。
回路／／１工第ｊ図に示すように、減算回路１６で置き
換えて、この減算回路７４ Ｋ遅′延回路１３からのＶ
＊出力と白レベルピークホールド回路７の出力Ｗとを供
給してｖ”−ｗを求め、このｖ−Ｗ出力を乗算ＩＯ２路
９からのｋ（Ｂ−Ｗ）出方と比較するようにしてもよい
。このよう九構成すると、比較器１２の所望ピント数を
１少なくて済む１本例においても第２図の例と同様の清
新にを１同−の符号を付して、それら・）許細は省略す
る。
第３図にボした本発明による画像信号二値化回路におい
て、白地の連続原稿や黒地の連続部分で雑音のピーク値
を二値化しないように、伝達特性を補正する１例えば、
いわゆるリインタを設けることができる。−例として、
−！図示のラッテＪ２とランチ３３との間に非線型関数
を書き込んだＲＯＭ（リードオンリメモリ）を挿入する
ことにより、リインタ動作をさせることができる０例え
ば、第６図（ム）に示すように、ランチ３２と２ンテＪ
３の聞に１第６図（１）に示すようなデータなもつ）Ｌ
ＯＭ岬を用いた非直線データ置換装置を挿入することに
より、黒地の連続８１１号の雑音ケ拾わないようにする
ことが可能である。
て、白地の連続原稿や黒地の連続部分で雑音のピーク値
を二値化しないように、伝達特性を補正する１例えば、
いわゆるリインタを設けることができる。−例として、
−！図示のラッテＪ２とランチ３３との間に非線型関数
を書き込んだＲＯＭ（リードオンリメモリ）を挿入する
ことにより、リインタ動作をさせることができる０例え
ば、第６図（ム）に示すように、ランチ３２と２ンテＪ
３の聞に１第６図（１）に示すようなデータなもつ）Ｌ
ＯＭ岬を用いた非直線データ置換装置を挿入することに
より、黒地の連続８１１号の雑音ケ拾わないようにする
ことが可能である。
白地についてｉｌ’０４１Ｋ、白レベルピークホールド
回路側でリインタｔ’設けることが可能である。
回路側でリインタｔ’設けることが可能である。
なお、同様の補正をゲート回路を用いたハード構成で行
うこともできるが、その場合は補正処理のための時間１
！！！延が必要となる。
うこともできるが、その場合は補正処理のための時間１
！！！延が必要となる。
第２図に示した本発明による画像信号二値化回路を１．
アナログ回路でも実施できる。例えば、第コ園に’Ｍい
て、遅延＠路／ｊ＋工、デジタルで曝エシフトレジスタ
を用いて構成できるが、アナログでは例えばディレイブ
インを用いて遅延させることができる。マダニチェート
コンパレータ１２としては９，１１ アナログコンハレータを用いることができる。加算（ロ
）路／／はアナログでは単に抵抗加算器で良い。
アナログ回路でも実施できる。例えば、第コ園に’Ｍい
て、遅延＠路／ｊ＋工、デジタルで曝エシフトレジスタ
を用いて構成できるが、アナログでは例えばディレイブ
インを用いて遅延させることができる。マダニチェート
コンパレータ１２としては９，１１ アナログコンハレータを用いることができる。加算（ロ
）路／／はアナログでは単に抵抗加算器で良い。
乗算回路ヂとしてはアナログ乗算器１例えばモトローラ
社製ＱＪ ＭＣ／リタ４（Ｌｉ用いることができる。
社製ＱＪ ＭＣ／リタ４（Ｌｉ用いることができる。
ｔｆｔ、算回路ｔは位相反転回路を含む抵抗加算回路で
実現できる。黒レベルピークホールド回路４および白レ
ベルピークホールド回路７については、例えば第７図に
示すようにアナログ回路で構成できろ。これら両回路６
および７とも、はとんど同一の回路で実現できるので、
ここでを１黒レベルビークボールド回路についてのみ説
明する。
実現できる。黒レベルピークホールド回路４および白レ
ベルピークホールド回路７については、例えば第７図に
示すようにアナログ回路で構成できろ。これら両回路６
および７とも、はとんど同一の回路で実現できるので、
ここでを１黒レベルビークボールド回路についてのみ説
明する。
第７図において、ＳＯはＦＩＴスイッデ、Ｉ／ｋＺコｙ
デン＋ｊ、ｊコはバンファ増＃Ａ器、！！およびｊ４１
１はディレィライン、ｊｊによび１６ ＆Ｘコンパレー
タ、５７に了アンドゲート、ｓｒはディレィラインであ
る。
デン＋ｊ、ｊコはバンファ増＃Ａ器、！！およびｊ４１
１はディレィライン、ｊｊによび１６ ＆Ｘコンパレー
タ、５７に了アンドゲート、ｓｒはディレィラインであ
る。
アナログ画像信号■はディレィラインｓ３および５１で
、それぞれ、ｌｌＩ！１１素相当時間づつ遅延され、そ
れぞれコンパレータｊｊおよび！；６ Ｔｉｃ印加され
る。ある時刻ｔのときの入力画像信号なＶ （ｔ）で与
えると、ディレィ２イン１１およびｊ４１の出力は各デ
ィレィラインの遅延時間をτとすると、七れそれＶｔｔ
−τ）、 Ｖ（ｔ−コτ）で与えられる。コンパレー
タｓｒの出力は、Ｖ（を−τ）＞Ｖ（ｔ−２τ）むとき
に高レベルとなり＆ −方＆ コンパレータｊ６の出力
を工ｖ（ｔ）＞ｖ（ｔ−τ）のときに高レベルとなるか
ら、アンドグー） １７の出力は、結局Ｖ（ｔ）＞Ｖ（
ｔ−ｒ））ｖｔｔ−２７） （４）のときＫＡ
レベルとなる。そのとき、ＦＩＴスインデＳＯがオンす
るから、アナログ画像信号Ｖ（ｔｌ＃工ずイレイライン
Ｉｆｖ介してコンデンサ１／に蓄４１１される。この（
４）式汀極大値ン与えろ式であり。
、それぞれ、ｌｌＩ！１１素相当時間づつ遅延され、そ
れぞれコンパレータｊｊおよび！；６ Ｔｉｃ印加され
る。ある時刻ｔのときの入力画像信号なＶ （ｔ）で与
えると、ディレィ２イン１１およびｊ４１の出力は各デ
ィレィラインの遅延時間をτとすると、七れそれＶｔｔ
−τ）、 Ｖ（ｔ−コτ）で与えられる。コンパレー
タｓｒの出力は、Ｖ（を−τ）＞Ｖ（ｔ−２τ）むとき
に高レベルとなり＆ −方＆ コンパレータｊ６の出力
を工ｖ（ｔ）＞ｖ（ｔ−τ）のときに高レベルとなるか
ら、アンドグー） １７の出力は、結局Ｖ（ｔ）＞Ｖ（
ｔ−ｒ））ｖｔｔ−２７） （４）のときＫＡ
レベルとなる。そのとき、ＦＩＴスインデＳＯがオンす
るから、アナログ画像信号Ｖ（ｔｌ＃工ずイレイライン
Ｉｆｖ介してコンデンサ１／に蓄４１１される。この（
４）式汀極大値ン与えろ式であり。
ｍｓ倍信号上式（４）を満たさなくなれば、ＦＥＴスイ
ンテｊＯはオフするので、結局コンデンサｊ／には黒レ
ベルのピーク値が丈ンプルホールドされることになる。
ンテｊＯはオフするので、結局コンデンサｊ／には黒レ
ベルのピーク値が丈ンプルホールドされることになる。
コンデンサＳｔに蓄積された電荷を１゜パン７ア増幅器
１２を介して黒レベルピークホールド信号Ｂとして次段
罠伝達される。ディレィラインｊｆｌ工、ｖ（を−丁）
が極大のときに正確にそＱ）値Ｖサンプルするために挿
入された時間合わせ用Ｏディレィフィンである。
１２を介して黒レベルピークホールド信号Ｂとして次段
罠伝達される。ディレィラインｊｆｌ工、ｖ（を−丁）
が極大のときに正確にそＱ）値Ｖサンプルするために挿
入された時間合わせ用Ｏディレィフィンである。
以上説明したように、本発明によれば１時々刻々と変化
する画像信号の黒レベルのピーク値と白ノベルのピーク
値との、例えば中間のレベルにスライスレベルな設定す
ることができるので、微細な文字の二値化や、色地原稿
に書かれた文字、鉛筆文字のよ５Ｋｍ！度の５丁い文字
、または白抜きの文子等を正確に二値化できる。しかも
、従来例のようなコンデンサの充放電回路を必要としな
い１こめ、スライスレベルが時間経過とともに変化して
しまうおよそもなく、安定した二値化処理を行うことが
できる。また、デジタル回路のみで構成し１こ二値化回
路は、集積回路化に好適であり、以て装置の小型化およ
び低価格化にも効果がある。
する画像信号の黒レベルのピーク値と白ノベルのピーク
値との、例えば中間のレベルにスライスレベルな設定す
ることができるので、微細な文字の二値化や、色地原稿
に書かれた文字、鉛筆文字のよ５Ｋｍ！度の５丁い文字
、または白抜きの文子等を正確に二値化できる。しかも
、従来例のようなコンデンサの充放電回路を必要としな
い１こめ、スライスレベルが時間経過とともに変化して
しまうおよそもなく、安定した二値化処理を行うことが
できる。また、デジタル回路のみで構成し１こ二値化回
路は、集積回路化に好適であり、以て装置の小型化およ
び低価格化にも効果がある。
史に、補正手段により、連続した白地あるいは黒地の画
像信号に含まれるノイズによるレベル設定動作を防止で
きろ。
像信号に含まれるノイズによるレベル設定動作を防止で
きろ。
第１図を子画像二値化回路の従来例を示すブロック図、
Ｗ、−図は不発−によ５画像信号二値化装置の一実施例
を示すブロック図、第３図は本発明による１ｌＩＩｌ″
像信号二値信号置のより祥細な回路！ｌ１ｌｈＸをボ丁
回路図、第ｑ図Ｂ本発明による画像信号二値化回路の第
コの実施例を示すブロック図、第Ｓ図は本発明による画
像信号二値化装置の第３の実ＩＩＩＡ＠を示すブロック
図、第４図（Ａ）１了非直線デ〜タ変換装置の一例な示
すブロック図、第６図（Ｂ）は七のｉＬＯＭデータの一
泗の説明図％第７図を了アナｃｘ ｙ方式による黒レベ
ルピークホールド回路の一実ａｍｅ’Ｉｖ示す一路一で
ある。 ｌ・・・比較回路、 ２・・・包絡−検波器。 ３・・分圧回路、 ＊−・・直流加算回路。 ｊ・・−ＡＤ［換器、 ６・・黒レベルピークホールド回路。 ７・・白レベルビークホールド回路。 ｌ・・・減算回路、 ９・・・乗算回路、１０
・・・足載（ロ）路、／／・・・加算回路。 ノー１８．比較器、 １３・・・遅延回路、
／ｌ・・・加算回路、 １５−・・鍔乗算回路
。 ／≦・・−減算−Ｍ。 ３０．３λ、 ３３．７７、 Ｍ、 Ｆ７．１ｉｔ−５
７ｆ 。 Ｊ／、弼・コンパレータ、 ＃、 １５． ｊＦ、 ＃・・・アンドゲート。 ３６、参バー・インバータ、 Ｑ・・・インバー
タ。 １３、１３・・・加算器、 部・・・ｈ倍回路。 押・・非１ｉ＊データ変換装置（ＲＯＭ）、ｊＯ・・・
ｌＦＥＴ７４７１％ Ｓｔ・・・コンデンサ、５コ
・・・パンツγ増ｌ１ｉｌ器、 ｘｉ、ｓ＊、ｒ
ｔ・−・ディレィライン、 ＩＳ
、 １４・・・コンパレータ。 ｊ７・・・アンドゲート。 特許出願人 キャノン株式会社
Ｗ、−図は不発−によ５画像信号二値化装置の一実施例
を示すブロック図、第３図は本発明による１ｌＩＩｌ″
像信号二値信号置のより祥細な回路！ｌ１ｌｈＸをボ丁
回路図、第ｑ図Ｂ本発明による画像信号二値化回路の第
コの実施例を示すブロック図、第Ｓ図は本発明による画
像信号二値化装置の第３の実ＩＩＩＡ＠を示すブロック
図、第４図（Ａ）１了非直線デ〜タ変換装置の一例な示
すブロック図、第６図（Ｂ）は七のｉＬＯＭデータの一
泗の説明図％第７図を了アナｃｘ ｙ方式による黒レベ
ルピークホールド回路の一実ａｍｅ’Ｉｖ示す一路一で
ある。 ｌ・・・比較回路、 ２・・・包絡−検波器。 ３・・分圧回路、 ＊−・・直流加算回路。 ｊ・・−ＡＤ［換器、 ６・・黒レベルピークホールド回路。 ７・・白レベルビークホールド回路。 ｌ・・・減算回路、 ９・・・乗算回路、１０
・・・足載（ロ）路、／／・・・加算回路。 ノー１８．比較器、 １３・・・遅延回路、
／ｌ・・・加算回路、 １５−・・鍔乗算回路
。 ／≦・・−減算−Ｍ。 ３０．３λ、 ３３．７７、 Ｍ、 Ｆ７．１ｉｔ−５
７ｆ 。 Ｊ／、弼・コンパレータ、 ＃、 １５． ｊＦ、 ＃・・・アンドゲート。 ３６、参バー・インバータ、 Ｑ・・・インバー
タ。 １３、１３・・・加算器、 部・・・ｈ倍回路。 押・・非１ｉ＊データ変換装置（ＲＯＭ）、ｊＯ・・・
ｌＦＥＴ７４７１％ Ｓｔ・・・コンデンサ、５コ
・・・パンツγ増ｌ１ｉｌ器、 ｘｉ、ｓ＊、ｒ
ｔ・−・ディレィライン、 ＩＳ
、 １４・・・コンパレータ。 ｊ７・・・アンドゲート。 特許出願人 キャノン株式会社
Claims (1)
- 【特許請求の範囲】 画像の濃淡１！′表わ丁−像信号を二値画像信号［ｆ換
する画像信号二値化装置において、前記画像信号の黒レ
ベルのピーク値を保持する黒レベルピークホールド手段
と、＠記画像信号の白レベルのピーク値を保持する白レ
ベルピークホールド手段と、前記黒レベルピークホール
ド手段の出方レベルＶＢとし、また前記白レベルピーク
ホールド手段の出力レベルをＷとし、ｋを０以上でｌ以
下の示教として。 Ｔ−ｋＢ＋（／−ｋ）Ｗ なる演算を行う演算手段と、該演算手段の出方信号デな
基準レベルとして前記画像信号を二値化信号に変換する
ためめ比較手段とを具備し、前記黒レベルピークホール
ド手段および白レベルピークホールド手段の少なくとも
いずれか一方にて、黒またを１白レベルのｉ！！続部分
で雑音のピーク値な二値化しないよ５ＫＬ、た補正手段
を設けたことを特徴とする画像信号二値化装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078182A JPS58196766A (ja) | 1982-05-12 | 1982-05-12 | 画像信号二値化装置 |
| US06/491,797 US4667237A (en) | 1982-05-12 | 1983-05-05 | Image signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078182A JPS58196766A (ja) | 1982-05-12 | 1982-05-12 | 画像信号二値化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58196766A true JPS58196766A (ja) | 1983-11-16 |
Family
ID=13654820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078182A Pending JPS58196766A (ja) | 1982-05-12 | 1982-05-12 | 画像信号二値化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196766A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214865A (ja) * | 1985-03-20 | 1986-09-24 | Canon Inc | 画像処理装置 |
| JPS61277286A (ja) * | 1985-05-31 | 1986-12-08 | Fuji Electric Co Ltd | 適応二値化回路 |
| JPS625774A (ja) * | 1985-07-01 | 1987-01-12 | Canon Inc | 画像読取り装置 |
| JPH04368065A (ja) * | 1991-06-17 | 1992-12-21 | Nec Corp | ビデオ信号２値化回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55124360A (en) * | 1979-03-20 | 1980-09-25 | Nec Corp | Setting circuit for picture signal slice level |
| JPS5748869A (en) * | 1980-09-05 | 1982-03-20 | Iwatsu Electric Co Ltd | Compensation circuit for background density |
-
1982
- 1982-05-12 JP JP57078182A patent/JPS58196766A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55124360A (en) * | 1979-03-20 | 1980-09-25 | Nec Corp | Setting circuit for picture signal slice level |
| JPS5748869A (en) * | 1980-09-05 | 1982-03-20 | Iwatsu Electric Co Ltd | Compensation circuit for background density |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214865A (ja) * | 1985-03-20 | 1986-09-24 | Canon Inc | 画像処理装置 |
| JPS61277286A (ja) * | 1985-05-31 | 1986-12-08 | Fuji Electric Co Ltd | 適応二値化回路 |
| JPS625774A (ja) * | 1985-07-01 | 1987-01-12 | Canon Inc | 画像読取り装置 |
| JPH04368065A (ja) * | 1991-06-17 | 1992-12-21 | Nec Corp | ビデオ信号２値化回路 |
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