JPS62256300A

JPS62256300A - 映像記憶装置

Info

Publication number: JPS62256300A
Application number: JP61098847A
Authority: JP
Inventors: Norio Ebihara; 海老原　規郎; Takayuki Sasaki; 高行佐々木; Hiroyuki Kita; 喜多　宏之; Hirohito Oosawa; 洋仁大澤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-04-28
Filing date: 1986-04-28
Publication date: 1987-11-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】以下の順序でこの発明を説明する。

Ａ　産業上の利用分野Ｂ　発明の概要Ｃ従来の技術Ｄ　発明が解決しようとする問題点Ｅ　問題点を解決するための手段（第１図）Ｆ　作用Ｇ　実施例Ｇ１全体の構成・動作（第１図）Ｇ２各邪の構成・動作（第２図〜第８図）Ｈ発明の効果Ａ　産業上の利用分野この発明は、例えばビデオテープレコーダやテレビジョ
ン受像機等において画像処理を行う場合等に用いて好適
な映像記憶装置に関する。

Ｂ　発明の概要この発明は、ビデオテープレコーダやテレビジョン受像
機等における画像処理を行う映像記憶装置において、メ
モリ手段の入出力側に等容量の複数個のメモリから成る
バッファ手段を設け、各メモリの容量をメモリ手段の１
ライン相当のメモリ容量の整数分の−にすることにより
、バッファ手段の構成を簡単にしてコストの低廉化を図
るようにしたものである。

Ｃ従来の技術画像処理を行う従来の映像記憶装置として、例えば第９
図に示すように、ライン単位のシリアルアクセスメモリ
　（以下、ＳＡＭと称する）を有する非同期３ボートＰ
ＩＩＩＯ型メモリが提案されている。

すなわち、第９図において、（１）はセレクタ、（２）
は例えば１０２４ビツトの容量を有するレジスタ、（３
）はランチ回路であって、この３者でいわゆるＳＡＭを
構成している。書き込み用クロック信号ＣＫＷがセレク
タ（１）、レジスタ（２）及びランチ回路（３）に供給
され、また入力端子（４）よりシリアルデータがレジス
タ（２）に供給される。クリア信号ＣＬＲＯがセレクタ
ｆｉｌに供給されてその内容がクリアされ０に設定され
る。そしてライトイネーブル信号ＷＥによりセレクタ（
１）が動作開始してクロック信号ＣＫＷが供給されるこ
とにより実質的にアドレス信号が形成されてセレクタ（
１）よりレジスタ（２）に供給され、このアドレス信号
により指定された所定位置に入力端子（４）からのシリ
アルデータが記憶される。レジスタ（２）に記憶された
データは一時的にランチ回路（３）にラッチされる。

書込み用アドレス回路（５）からのアドレス信号により
指定されたダイナミックランダムアクセスメモリ　（以
下、ＤＲＡＭと称する）（６）の所定位置にう・７千回
路（３）の内容が転送されてライン単位で書き込まれる
。

第１の読み出し用アドレス回路（７）からのアドレス信
号により指定されたＤ　ＲＡ　Ｍｆ６１の所定位置に書
き込まれている内容がライン単位で読み出されてラッチ
回路（８）に転送され、更にシフトレジスタ（９）に転
送される。ラッチ回路（８）及びシフトレジスタ（９）
は一種のＳＡＭを構成している。なおアドレス回路（７
）、ラッチ回路（８）及びシフトレジスタ（９）には読
み出し用クロック信号ＣＫ　Ｒ，１が供給され、また、
シフトレジスタ（９）にはクリア信号ＣＬＲ１が供給さ
れるようになされている。

シフトレジスタ（９）に転送された情報はクロック信号
ＣＫＲ１が供給される毎に１ビツトずつシフトされ、第
１のデータとして出力端子（１０）に取り出される。

第２の読み出し用アドレス回路（１１）からのアドレス
信号により指定されたＤＩ？ＡＭｆ６１の所定位置に書
き込まれている内容がライン単位で読み出されてランチ
回路（１２）に転送され更にシフトレジスタ（１３）に
転送される。ランチ回路（１２）及びシフトレジスタ（
１：１）は一種のＳＡＭを構成している。なお、アドレ
ス回路（ＩＩ）　、ランチ回路（１２）及びシフトレジ
スタ（１３）には読み出し用クロック信号ｃＫＲ２が供
給され、また、シフトレジスタ（１３）にはクリア信号
ＣＬＲ２が供給されるようになされている。

シフトレジスタ（１３）に転送された情報はクロック信
号ＣＫＲ２が供給され毎にｌビットずつシフトされ、第
２のデータとして出力端子（１４）に取り出される。

セレクタ＋１１、レジスタ（２）及びラッチ回路（３）
は第１のボート、ランチ回路（８）及びシフトレジスタ
（９）は第２のボート、ラッチ回路（１２）及びシフト
レジスタ（１３）は第３のボートを夫々形成し、これ等
は上述の如く非同期で動作している。そして、ランチ回
路（３）よりＤＲ静（６）への転送と、ＤＲＡＭ（６）
よりラッチ回路（８）または（１２）への転送がかち合
うときは優先順位をつげて互いに、転送のタイミングを
ずらずようにしている。

Ｄ　発明が解決しようとする問題点ところが、上述の如き構成の従来装置の場合、レジスタ
やランチ回路を含むＳＡＭの面積の占める率が増え、チ
ップサイズが増加してコストが上昇する欠点があった。

この発明は斯る点に鑑みてなされたもので、ＳＡＭの面
積を減少してチップサイズを小さくしてコストを安価と
することができる映像記憶装置を提供するものである。

Ｅ　問題点を解決するだめの手段この発明による映像記憶装置は、映像信号が供給され、
等容量の複数個のメモリを含む入力バッファ手段（２０
）〜（２４）と、この人カバソファ手段の出力が供給さ
れるメモリ手段（２５）と、このメモリ手段の出力が供
給され、等容量の複数個のメモリを含む出力バッファ手
段（３２）〜（３６）または（３７）〜（４１）とを備
え、上記入力バッファ手段及び出力バッファ手段の各メ
モリは上記メモリ手段の１ライン相当のメモリ容量の整
数分の１の容量を有するように構成している。

Ｆ　作用例えば［ｌＲＡＭ　（２５）を用いたメモリ手段の入力
側と出力側に等容量の複数個のメモリ例えば２５６ビツ
トの容量を有する２つのＳＡＭから成る入力バッファ手
′ｆＩｔ（２０）〜（２４）と出力バッファ手段（３２
）〜（３６）または（３７）〜（４１）を設ける。

このとき、入力バッファ手段及び出力バッファ手段の各
メモリの容量はメモリ手段の１ライン相当のメモリ容量
例えば４０９６ビツトの整数分の１例えば１／１６すな
わち２５６ビツトとする。そして、入力バッファ手段及
び出力バッファ手段に含まれる２つのメモリをトルグ操
作で使用するごとにより、非同期信号の転送のタイミン
グをとりながら、ＤＲＡＭの動作効率をあげ、ＳＡＭの
面積減少によるコストの低下をも実現できるようにする
。

Ｇ　実施例以下、この発明の一実施例を、非同期３ボートＦＩＦＯ
型フイールドメモリに通用して場合を例にとり、第１図
〜第８図に基づいて詳しく説明する。

Ｇ１全体の構成・動作第１図は本実施例の全体の構成を示すもので、同図にお
いて、（２０）はセレクタであって、クリア信号ＣＬＲ
Ｏが供給されるとその内容がクリアされて０に設定され
る。そしてライトイネーブル信号ＷＥによりセレクタ（
２０）が動作開始してクロック信号ＣＫＷが供給される
ことにより実質的にアドレス信号が形成される。（２１
）　、　　（２２）は等容量のメモリとしての書き込み
用ＳＡＭであって、共に例えば２５６ビツトの容量を有
する。入力端子（２３）より１画素を４ビツトとするデ
ータがＳＡＭ（２１）及び（２２）に供給されると、こ
のデータがセレクタ（２０）のアドレス信号で指定され
るＳＡＭ（２１）及び（２２）の所定位置に書き込まれ
る。すなわち、ＳＡＭ（２１）及び（２２）は２５６ビ
ツトの容量であるから、６４画素相当のＯ〜６３番地を
有し、この番地のうちセレクタ（２０）のアドレス信号
で指定された番地に順次入力端子（２３）からの４ビツ
トのデータが書き込まれる。ＳＡＭ（２１）及び（２２
）に書き込まれたデータはスイ・ノチ回路（２４）で選
択的に取り出されてメモリ手段としての例えばＤＲＡＭ
　（２５）に供給される。つまり、ＳＡＭ（２１）にデ
ータを書き込んでいるときはＳＡＭ（２２）のデータが
ＤＲＡＭ　（２５）に転送され、逆にＳＡＭ（２２）に
データを書き込んでいるときはＳＡＭ（２１）のデータ
がＤＲＡＭ　（２５）に転送される。なお、（２０）〜
（２４）により第１ボートである入力バッファ手段を構
成している。

３０３ライン（４０９６Ｘ　３０３）の容量を有し、１
ラインは後述されるように例えば１６ブロツク（１ブロ
ツクは２５６ビツト）に分割されている。（２６）は書
き込み用行アドレス回路、（２７）は書き込み用列アド
レス回路であって、先ず行アドレス回路（２６）からの
アドレス信号によりＤＲＡＭ　（２５）の行（ライン）
が指定され、次に列アドレス回路（２６）からのアドレ
ス信号によりＤＲＡＭ　（２５）の列が指定され、これ
により特定された所定位置（ブロック）にＳＡＭ（２１
）または（２２）からの２５６ビ・ノドのデータが書き
込まれる。

（２８）は第１の読み出し用行アドレス回路、（２９）
は第１の読み出し用列アドレス回路であって、先ず行ア
ドレス回路（２８）からのアドレス信号によりＤＲＡＭ
　（２５）の行（ライン）が指定され、次に列アドレス
回路（２９）からのアドレス信号によりＤＲＡＭ　（２
５）の列が指定され、これにより特定された所定位置（
ブロック）に書き込まれている２５６ビツトのデータが
読み出される。

同様に（３０）は第２の読み出し用行アドレス回路、（
３１）は第２の読み出し用列アドレス回路であって、先
ず行アドレス回路（３０）からのアドレ大信号によりＤ
ＲＡＭ　（２５）の行（ライン）が指定され、次に列ア
ドレス回路（３１）からのアドレス信号によりＤＲＡＭ
　（２５）の列が指定され、これにより特定された所定
位置（ブロック）に書き込まれている２５６ビントのデ
ータが読み出される。

（３２）はスイッチ回路、（３３）　、　　（３４）は
ＳＡＭ（２１）　、　　（２２）と同等の容量を有する
読み出し用ＳＡＭ、（３５）はセレクタ（２０）と同様
の機能を有するセレクタ、（３６）は出力端子であって
、これ等によって第２ボートである第１の出力バッファ
手段を構成している。アドレス回路（２８）及び（２９
）からのアドレス信号で指定されたＤＲＡＭ　（２５）
の所定位置（ブロック）の２５６ビツトのデータが読み
出され、スイッチ回路（３２）で選択的に取り出されて
ＳＡＭ（３３）または（３４）に転送される。

そして、ＤＲＡＭ　（２５）からのデータがＳＡＭ（３
３）に転送されているときはＳＡＭ（３４）に書き込ま
れているデータが読み出され、逆にＤＲＡＭ　（２５）
からのデータがＳＡＭ（３４）に転送されているときは
ＳＡＭ（３３）に書き込まれているデータが読み出され
る。つまり、セレクタ（３５）からのアドレス信号で指
定されるＳＡＭ（３３）または（３４）の所定位置のデ
ータが出力端子（３６）に４ビット単位（１画素単位）
で出力される。

同様に（３７）はスイッチ回路、（３Ｂ）　、　　（３
９）はＳＡＭ　（２１）　、　　（２２）と同等の容量
を有する読み出し用ＳＡＭ、（４０）はセレクタ（２０
）と同様の機能を有するセレクタ、（４１）は出力端子
であって、これ等によって第３ボートである第２の化カ
バソファ手段を構成している。アドレス回路（３０）及
び（３１）からのアドレス信号で指定されたＤＲＡＭ　
（２５）の所定位置（ブロック）の２５６ビツトのデー
タが読み出され、スイッチ回路（３７）で選択的に取り
出されてＳＡＭ（３８）または（３９）に転送される。

そして、ＤＲＡＭ　（２５）からのデータがＳＡＭ（３
８）に転送されているときはＳＡＭ（３９）に書き込ま
れているデータが読み出され、逆にＤＩｌＡＭ　（２５
）からのデータがＳＡＭ（３９）に転送されているとき
はＳＡＭ（３Ｂ）に書き込まれているデータが読み出さ
れる。つまり、セレクタ（４０）からのアドレス信号で
指定されるＳＡＭ（３８）または（３９）の所定位置の
データが出力端子（４１）に４ビット単位（１画素単位
）で出力される。

なお、ＳＡＭ　（２１）　、　　（２２）よりＤＲＡＭ
　（２５）への転送とＤＲＡＭ　（２５）よりＳＡＭ　
（３３）　、　　（３４）または（３８）　、　　（３
９）への転送がかち合うときは優先順位をつけて互いに
転送のタイミングをずらすようにしている。

Ｇ２各部の構成・動作第２図は入力バッファ手段に含まれるＳＡＭ（２１）　
、　　（２２）の具体的構成の一例を示すもので、入力
された４ビツトのデータはセレクタ（２０）で選択され
てＳＡＭ（２１）または（２２）の０〜６３番地の所定
位置に書き込まれる。

第３図は出力バッファ手段に含まれるＳＡＭ（３３）　
、　　（３４）　、　　（３Ｂ）　、　　（３９）の具
体的構成の一例を示すもので、ＳＡＭ（３３）または（
３４）の０〜６３番地に書き込まれているデータがセレ
クタ（３５）により４ビツトずつ選択されて出力され、
同様にＳＡＭ（３Ｂ）または（３９）のＯ〜６３番地に
書き込まれているデータがセレクタ（４０）により４ビ
ツトずつ選択されて出力される。

第４図はＳＡＭからＤＲＡＭへの転送状態を示すもので
、ここではセレクタ（２０）を説明の都合上単極双投の
スイッチで表わしている。セレクタ（２０）とスイッチ
回路（２４）は連動し、セレクタ（２０）が接点ａ側に
あるときはスイッチ回路（２４）も接点ａ側にあり、セ
レクタ（２０）が接点す側にあるときはスイッチ回路（
２４）も接点す側にある。従って、セレクタ（２０）と
スイッチ回路（２４）が共に接点ａ側にあるときは、入
力端子（２３）からの４ビツトのデータが順次ＳＡＭ（
２１）に書き込まれると共にＳＡＭ（２２）に書き込ま
れている２５６ビツトのデータが一度にＤＲＡＭ　（２
５）に転送される。

同様にセレクタ（２０）とスイッチ（２４）が共に接点
す側にあるときには、入力端子（２３）からの４ビット
のデータが順次ＳＡＭ（２２）に書き込まれると共にＳ
ＡＭ（２１）に書き込まれている２５６ビットのデータ
が一度にＤＲＡＭ　（２５）に転送される。

ＤＲＡＭ　（２５）の内部は具体的には例えば第５図に
示すように、１ラインが０〜１５番の１６個のブロック
に分割され、１ブロツクは２５６ビツト相当の容量であ
り、従って１ラインは４０９６　（２５６Ｘ　１６）ビ
ット相当の容量である。そして、このようなラインが縦
方向に例えば３０３本存在する。つまり、１６列×３０
３行のマツプである。

そして、上述の如＜ＳＡＭ（２１）及び（２２）より転
送されてくる２５６ビツトずつのデータが、アドレス回
路（２６）及び（２７）　　（第１図）で行と列を指定
された所定のブロックに順次書き込まれる。

第４図はＤＲＡＭからＳＡＭへの転送状態を示すもので
、ここでは第１の出力バッファ手段の場合を示しており
、セレクタ（３５）は上述同様の理由で単極双投のスイ
ッチで表わしている。スイッチ回路（３２）とセレクタ
（３５）は連動し、セレクタ（３５）が接点ａ側にある
ときはスイッチ回路（３２）も接点ａ側にあり、セレク
タ（３５）が接点す側にあるときはスイッチ回路（３２
）も接点す側にある。

従って、スイッチ回路（３２）とセレクタ（３５）が共
に接点ａ側にあるときは、アドレス回路（２８）及び（
２９）　　（第１図）で行と列を指定されたＤＲＡＭ（
２５）の所定のブロックに書き込まれている２５６ビツ
トのデータが一度にＳＡＭ（３３）に転送されると共に
ＳＡＭ（３４）に書き込まれている２５６ビツトのデー
タが４ビツトずつ順次出力される。

同様にスイッチ回路（３２）とセレクタ（３５）が共に
接点す側にあるときは、アドレス回路（２８）及び（２
９）　　（第１図）で行と列を指定されたＤＲＡＭ（２
５）の所定のブロックに書き込まれている２５６ビツト
のデータが一度にＳＡＭ（３４）に転送されると共にＳ
ＡＭ（３３）に書き込まれている２５６ビツトのデータ
が４ビツトずつ順次出力される。

第７図はＤＲＡＭと入力バッファ手段に含まれるＳＡＭ
のタイミング関係を示すもので、セレクタ（２０）にク
リア信号ＣＬＲＯが印加された時点でＤＲＡＭ　（２５
）の０番のブロックに書き込もうとする２５６ビツトの
データが書き込みＳＡ、Ｍとして働くＳＡＭＩ例えばＳ
ＡＭ（２１）に書き込まれ、このとき転送ＳＡＭとして
慟＜ＳＡＭ２例えばＳＡＭ（２２）に書き込まれていた
２５６ビツトのデータがＤＲＡＭ　（２５）の１５番の
ブロックに転送される。次にＤＲＡＭ　（２５）の１番
のブロックに書き込もうとする２５６ビツトのデータが
今度は書き込みＳＡＭとして働＜ＳＡＭ２に書き込まれ
、このとき今度は転送ＳＡＭとして働＜ＳＡＭＩに書き
込まれていた２５６ビツトのデータがＤＲＡＭ　（２５
）の０番のブロックに転送される。次に再び書き込みＳ
ＡＭとして働＜ＳＡＭＩにＤＲＡＭ　（２５）の２番の
ブロックに書き込もうとする２５６ビツトのデータが書
き込まれ、このとき再び転送ＳＡＭとして働（ＳＡＭ２
に書き込まれていた２５６ビツトのデータがＤＲＡＭ　
（２５）の１番のブロックに転送される。以下同様に、
一方のＳＡＭが書き込み中に他方のＳＡＭは先に書き込
んだデータをＤＲＡＭ　（２５）に転送し、逆に他方の
ＳＡＭが書き込み中には一方のＳＡＭは先に書き込んだ
データをＤＲＡＭ　（２５）に転送するようにして、全
てのデータの転送が終了する。

第８図はＤＲＡＭと出力バッファ手段に含まれるＳＡＭ
のタイミング関係を示すもので、セレクタ（３５）　、
　　（４０）に夫々クリア信号ＣＬＲＩ、ＣＬＲ２が印
加された時点で、読み出しＳＡＭとして働くＳＡＭＩに
例えばＳＡＭ　（３３）　、　　（３８）に書き込まれ
ていたＤＲＡＭ　（２５）の０番のブロックの２５６ビ
ツトのデータが４ビツトずつ出力され、このときＤＲＡ
Ｍ　（２５）の１番のブロックの２５６ビントのデータ
が転送ＳＡＭとして慟＜ＳＡＭ２例えば（３４）　。

（３９）に転送される。次に今度は読み出しＳＡＭとし
て働＜ＳＡＭ２に書き込まれていたＤＲＡＭ　（２５）
の１番のブロックの２５６ビツトのデータが４ビツトず
つ出力され、このとき今度は転送ＳＡＭとして働（ＳＡ
ＭＩにＤＲＡＭ　（２５）の２番のブロックの２５６ビ
ツトのデータが転送される。次に再び読み出しＳＡＭと
して働＜ＳＡＭＩに書き込まれていたＤＲＡＭ　（２５
）の２番のブロックの２５６ビツトのデータが４ビツト
ずつ出力され、このときＤＲＡＭ　（２５）の３番のブ
ロックの２５６ビツトのデータが再び転送ＳＡＭとして
働（ＳＡＭ２に転送される。以下、同様に、一方のＳＡ
Ｍがデータを読み出し中には他方のＳＡＭはＤＲＡＭ　
（２５）よりデータを転送され、逆に他方のＳＡＭがデ
ータを読み出し中には一方のＳＡＭはＤＲＡＭ　（２５
）よりデータを転送されるようにして、全てのデータの
読み出しを終了する。

なお、上述の実施例ではＤＲＡＭ　（２５）の１ライン
相当のメモリ容量４０９６ビツトの１６分の１の容量２
５６ビソトをＳＡＭの容量とした場合に付いて説明した
が、その他例えば８分の１或いは４分の１の場合でもよ
い。

Ｈ発明の効果上述の如（この発明によれば、メモリ手段の入出力側に
等容量の複数個のメモリを含むバッファ手段を設け、複
数個のメモリを一方が書き込み又は読み出し中には他方
を転送に使用し、逆も同様の動作を行わせるようにした
ので、１個送りのＳＡＭの面積を従来より減少すること
ができ、これにより全体のチンプサイズが小さくなり低
廉化が図かれる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
、第３図、第４図及び第６図はこの発明の要部を示す回
路構成図、第５図はＤＲＡＭの内部構成を示す図、第７
図及び第８図は動作説明に供するための図、第９図は従
来装置の一例を示す回路構成図である。（２０）　、　　（３５）　、　　（４０）はセレクタ
、（２１）　。（２２）　、　　（３３）　、　　（３４）　、　　（
３Ｂ）　、　　（３９）はシリアルアクセスメモリ　（
ＳＡＭ）　、　　（２４）　、　　（３２）　。（３７）はスイッチ回路、（２５）はダイナミックラン
ダムアクセスメモリ　（ＤＲＡＭ）、（２６）　、　　
（２Ｂ）　。（３０）は行アドレス回路、　（２７）　、　　（２９
）　、　　（３１）は列アドレス回路である。

Claims

【特許請求の範囲】映像信号が供給され、等容量の複数個のメモリを含む入
力バッファ手段と、該入力バッファ手段の出力が供給されるメモリ手段と、該メモリ手段の出力が供給され、等容量の複数個のメモ
リを含む出力バッファ手段とを備え、上記入力バッファ
手段及び出力バッファ手段の各メモリは上記メモリ手段
の１ライン相当のメモリ容量の整数分の１の容量を有す
ることを特徴とする映像記憶装置。