JPS58189896A - 多ポ−トレジスタフアイル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 λつ以上の入力＆−ト又は出方ポートを通して同時にア
クセスすることを必要とするような集積回路型即ちモノ
リシック型の記憶配列体に係る。半導体記憶配列体即ち
レジスタファイルは稽々様々かデジタルの用途に使用さ
れている。これら用途の多くでは、記憶配列体に対して
読み取りアクセス及び書き込みアクセスを同時に行なう
ことが必要とされるだけでなく、記憶配列体へデータを
書き込む入力ポートがΩつ以上あり且っＳピ憶配列体か
らデータを験み取る出力ポートがコっ以上あることも必
要とされ、或いは少なくともこのようなことが強く要望
される。デジタル信号処理の分野における典型的な用途
は、高速フーリエ交換（ＦＦＴ）を実行する。′同位置
”アルゴリズムである。この同位置アルゴリズムにおい
ては、入力データが配列体にロードされ、次いでデータ
エレメントが配列体から繰返し読み取られ、このアルゴ
リズムに基いて処理され、そして配列体に戻され、配列
体はプロセス終了時の出力データを営む。このような用
途で、高速計算を行なうためには、多数のポートｔ−ｈ
て配列体に一時にアクセスすることがＮ賛である。

これまでにも、入力又は出力アクセスポートをコつ以上
有する記憶装置［は色々なものが提案されている。例え
は、Ｅａｒｄｌ・ｙ氏等の米国％＊ｉ１１、２ｇ７．！
；７！ｆ号には、二つのアクセスポートを有していて、
これらが一時絖み取りポートとして使用されるか或いは
率／齋き込みポートとして２鮪に便用される工うな記憶
セルが開示されている。然し乍ら、このＥａｒｄｌｅｙ
氏の装置では、書き込みと鯖み散りと全同時に行なうこ
とができない。−ポートのメモリ装置について開示した
その他の％軒としては、Ｒｏｂ＋ｎｓｏｎ　氏の米国特
許第Ｖ，／３ｇ　、７３９号、Ｃｈｌｉｇ氏の米国％軒
第弘，コざθ，／ｑ７号、及びＤａｃｈｔｅｒａ　氏の
米国％ＩＴ”ｌ−第グ．／２７．ｇ９９号等がある。

Ｓｅｃｈｌｅｒ氏の米国％針路３．１，７！；．２／ざ
号に％コポートのメモリセルが開示されており、その＃
！ダ図には、亭ポート装置が開示されているが、これに
ついては詳細に説明しない。本発明は、Ｓ＠Ｃｈｌｅｒ
氏の第７図の装置とｒｒｉＩじ目的に４つ改良された多
ポート装置にｇ＃シ、即ち本発ＥｉＡは２つ以上の鯖み
取りポート會経て同時に鋏み取りアクセスを行なうと共
に一つ以上の書き込みポートを経て同時にＷ：き込みア
クセスを行なうものである。

５ｅｃｈｌｅｒ氏の装置でもこの目的は一応は連成され
るが、彼の第９図の回路は、ポート間のノイズ及び干渉
に対する裕度と、モノリシック形態で効率工〈実施する
ための塙合性という一つの点から考えて光子１ｃ調足な
ものではない。

以上のＨ５１明から、半導体記憶配列体の分野でに、多
数の入力ポートと多数の出力４−トとを肩していてこれ
らが同時にアクセスさ、れるような改良され九装置がな
おも強く費望されていることが明らかであろう。本発明
はこの＊ｉｉｔ満足すると共に公知技術の欠点ｔｐｓ消
するものである。

本発明は、多数の入力ポート及び多数の出力ポートの組
合せ体を逃して各セルをアクセスするこが高く、熊本モ
ノリシック形態での夾施に非常圧良く適した多ポートレ
ジスタファイルを提供スる。

本発明のレジスタファイルは、多数の読み取り作動を同
時に行なったり、多数の書き込み作動を同時に行なった
り、或いは多数の読み取り及び書き込み作動を同時に行
なったりするようにアクセスされ、これらのいずれの場
合にもノイズの影譬に対して鳥い裕度を有している。

簡単に１一般的に説明すると、本発明の多４−トレジス
タファイルは、行アドレス及び列アドレスを参湘するこ
とによって識別できる記憶セルの一次元配列体と、この
配列体の選択されたセルにデータを記憶するように各々
接続できる少なくとも一つのデータ書き込み４−トと、
上記配列体の選択されたセルからデータを検索するよう
に４！ｒ々接続できる少なくと屯２つのデータ読み取り
ポートとを備えている。上記のデータ読み散り（７ト及
びデータ書き込みポートを適当に組合わせて同時に使用
して、上記配列体の選択されなセルへデータを書き込ん
だシそこがらデータを絖み堆ったりすることかできる。

上記に列体の各セルは、ノイズの影響や読み取りポート
間の障害の影ｌｌ１１１を少なくするように、各々の読
み取りＩ−トごとに個々の記憶ユニツ）　−ｔ　！　し
ていることが′Ｎ景である。更に、読み取りの目的で行
ケアドレスするという作動は、選択された行の選択され
た記憶ユニットへ＾い電圧を印７Ｉｌｌてることによっ
て行なわれる。これに工す他の？′Ｔ〃・らのノイズに
対する裕度が高くされる。

本発明のここに示す拠施例でに、配夕１」体の各セルが
／／）個のＮＰＮ）ランジスタを儒えている。

然し乍ら、これらのトランジスタは、１７個の児全にア
イソレートされ喪コレクタのみｔ便用するように相互接
続される。これによりコレクタケアイソレートするとい
う心安性が滅するた約に、装置の密度が＾くなると共に
チップの表面積がＬり効率的に使用されることになる。

特に、各々のデータ４１Ｆき込みポートは、簀き込みの
目的で配列体の選択され九行を選択的に作動する複数本
の行アドレスラインと、書き込みの目的で配列体の選択
された列を作動する複数本の列アドレスラインと、適当
な行アドレスライン及び列アドレスラインへ選択信号を
与える行列アドレスデコード手段とを備えている。同様
に、各々のデータ館み取りポートも、複数本の朽アドレ
スラインと、複数本の夕１」アドレスラインと、行列ア
ドレスデコード手段とを備えている。配列体の選択され
たセルとデータをやり取りする手段も設けねばならない
。央除には、個別のデータラインは使用されず、行アド
レスライン又は列アドレスラインかデータのやり取りに
も使用される。例えば、夕１１アドレスラインは別々の
信゛号を送るライン対であり、これらのｇＩｇは記憶又
は検索に対して異なったデータ状態を示すように反転さ
れた９或いは父侠されたりする。又、各々のデータ読み
取ｐポートは、配タリ体の選択されたセルに記憶され次
データｔｉｔ数するために、複数対の感知増中器結合ト
ランジスタも備えている。

本発明のここに示ｊ爽施例では、記憶配列体の谷セルか
コつの２過記憶ユニットを南え、これらは同じ記憶コ進
状緒にセットされる。これらの−進記憶ユニットは、こ
れらの中の選択された７つのユニットに対応する選択さ
れた読み取りポートを経てセルの状態を感知できるよう
に、個々の行アドレスライン、個々の列アドレスライン
、及び個々の感知増巾器結合トランジスタに接続される
。

又、配列体の各セルは、書、き込みポートの行及び列ア
ドレスフィンｔ−鮭て送られる信号１と、記憶さるべき
データとに暴いて、自記憶ユニットにデータを＃２憚す
るスイッチ手段も備えている。へに、このスイッチ手段
は、データ簀き込みポートの７つに組合わされた行アド
レスライン及び列アドレスラインの信号によってセルが
正しくアドレスされたとすれば、セルに記憶さるべきデ
ータに基いて、セルの自記憶ユニットをセットする信号
が、又はこれら記憶ユニットをリセットする１５号かの
いずれか會発生する＋段を備えている。

データセルのここに示す実施例では、２つの記憶ユニッ
トの各々がフリッグー７０ッグであり、上記スイッチ手
！Ｒはｙ対のトランジスタを備えている。最初の２対の
トランジスタのペースは第／の畳き込みポートの行選択
ラインに接続され、そして他の２対のトランジスタのベ
ースＦｉ第コの豊き込みポートの行選択ラインに接続さ
れる。第／の書き込みポートには列選択ライン及びデー
タ転速ラインの別の対が組合わされている。これらライ
ンの各々は最初の２対のトランジスタの対へ接続されて
いる。これら＃初の２対のトランジスタの一力の対のコ
レクタ端子は、一つの記憶ユニットを％鉋の状態にセッ
トするようにこれら内ユニットのコレクタ端子に接続さ
れ、他力のトランジスタ対のコレクタは上ｈｃ記憶ユニ
ッ）ｔ−逆の状態にリセットするように上記記憶ユニッ
トに接続される　同様に、第一の、２対のトランジスタ
は、第一の誉き込みポートに組合わされたタリ遇択ライ
ン及びデータ転送ライン會鮭て別々の信号音質は取ると
共に２つの１惜ユニットへ虐当なセット信号又はリセッ
トｇＭ方を発生する工うに接続される。

以上の祝１から、本発明は、マルチアクセスの千２＃１
捧記憚配列体の分野に着しい進歩をもだら丁ことが明ら
かであろう。特に、本発明は、ノイズ裕度が篩く、多数
の鋏み取りポート及び多数の誉き込みポートを有してい
てこれら全てを適当な組合わせで同時にアクセスできる
ような効率の＾いモノリシック型記憶配列体を提供する
。父、夾際上成る札度の制約しよあるが本発明は本明細
誉に計細に述べるダポート装置以上のものにも拡張でき
ることが明らかであろう。本発明の他の粉賛及び効果は
絡付図面を参照した以下の評細な説明より明らかとなろ
う。

解説の目的で添付図１に示された工うに、本発明は、特
に、多数のデータ絖み取りポート又μ曹き込みｚ−ト＊
通してアクセスされる型式の子導体記憶配列体に関する
。このような装置は、鴇々のデノタル回路に有用である
が、特に、読み取り又は簀き込み戚いはその両刀の友め
に記憎配タリ体へ同時にアクセスすることを必景とする
パイグライン式の処理即ち亜列の処理を用いたデジタル
係号処理回路に上用である。

本発明にＬれは、記憶配列体は少なくとも二つの普舞込
みポートと少なくとも一つの耽み取りポートとを南し、
これらポートは記憶配列体の選択されたセルをアクセス
する工うに同時に使用され、配列体の各セルは＾いノイ
ズ裕度を与えると共に筒密度のモノリシック型装置に通
するように構成される。軸に第１図に示されたように、
本発明の訣箇ＦＪ　、記憶配列体１０と、２つの修き込
みポート１２及び１４と、コつの読み取りポート１６及
び１８とｔ−ｍえている。又、第１図に示された工すに
、第／の簀き込みポート１２は、データ入力フィン２０
と、書き込みアドレスライン２２と、ｉｔき込み町錨ヒ
化ライン２４と、ポート遇択うイノ２６と會言んでいる
。ここに畦細に述べる実施例でｔま、データ人力ライン
２ｏは／っの二進デジット（ヒツト）の情＠′に転送し
、資き込みアドレスフィン２２は行及び列に１って記憶
配列体１ｏをアドレスするのに必要な数のビラトラ含み
、壷き込み可能化ライン２４は／ビットの情報を転送し
、そしてライン２６のボート選択信号も／ビット情稚で
あるが、これは別の信号ライン対を経て送られてもよい
。

同様に、第２のＪｌｌｔ！込みポー）１４は、データ入
力ラインｚ８と、書き込みアドレスデコーダ８０と、壷
き込み可能化ライン８ｚと、ポート選択ライン８４とを
受は入れる。書き込み／　−トＩ　Ｂ及び１４は巾の広
い矢印８６及び８８で示されたように記憶配列体ｌＯへ
接続されるが、その詳細については第２図ないし泥ｑ図
を参照して！１１’明する。

同様に、醗、み取りｚ−）　１６及びｌ　８　ｉｊ　４
０及び４２で示された巾の広い矢印によって記憶配列体
へ接続される。第１の計み取り／−ト１６にはライン４
４を経てポート選択信号が送られそしてライン４６を経
て続み堆シアドレスが送られ、この歌、み堆リポートか
らの出力はライン４８を鮭て送られるデータ出力である
。同様に、もう７つの読み取り−１”−）　１８は、デ
ータ出力ライン５０と、読み取りアドレスライン５ｚと
、ポート選択ライン５４とを有している。

１１き込みポー）１Ｂ及び１４並びに読み堆りポー）１
６及び１８は、その各々が互いに他のポートに対して別
々に且つ１町時に使用されるという廣内の同じメモリセ
ルへデータｔ−誉き込むという要＊がｈ時に生じると、
そのセルに記憶されるデータが不定なものになることが
わる。このような場８ｔ（セルに記憶されるデータは、
最も長い書き込みＢＪ能化伯信号ｒ壱するポートを経て
送られるデータとなる。それ故、多ポート装置を介して
記憶配列体ｌＯにアクセスするオリ用者の回路が合理的
に決まり、辿常に同じ配憶セルへ同時に競合する情暢を
豐き込むことはないものとする。

葎２図は本発明の多ポート装置を詳細に示している。ｆ
ｉｌ＝（／の壷き込みポー）１２は、？−ト作動ロ１畦
化回路６０と、ｙ豐き込みアドレスデコーダ６２と、Ｘ
％）き込みアドレスデコーダ６４とを備えている。ｌｈ
１様に、豊き込みポート１４ＩＩ′ｉ、作動＝ｒ　酢化
回路６５と、ｙｌｌき込みアドレスデコーダ６６と、１
１込みアドレスデコーダ６８とヲ儒えている。同様に、
耽み取りポー）１６は、ボート作動可能化回路７０と、
ｙ＠み堆すアドレスデコーダ＊感知増巾器７２と、ｘ＃
１ｆｒみ堆シアドレスデコーダ７４とを備えている。更
に、びみ縁りＩ−、）１８は、ポート作動可能化回路７
６と、ｙ読ミ取すアドレスデコーダ兼感知増巾器７８と
、ｘびみ取りアドレスデコーダ８０とを備えている。

簀き込みポー）１２を及び１４のポート作動可能化回路
６０及び６５Ｆ′ｉ機能的に同じものであり、その入力
でＦｉミライン２及び・８４を各々絆てｒ−ト運択侶号
を受けると共にラインｚ４及び８ｇを各々粕て１き込み
可能化信号を受は取る。＆−ト作＃Ｄ司能化回路６０は
、ライン３６にポート選択信号プハありそしてライン２
４に書き込み可能化信号がある時に、ライン８Ｂを経て
アドレスデコーダ６２及び６４へ出力を発生する。ライ
ン８２のこの作動可能化回路は、アドレスデコーダ６２
及び６４が行及び列によって成るセルを遺折するのに通
した出力信号を発生ずるように、これらアドレスデコー
ダを調整する。同様に、第コの畳き込みポート１４の？
−ト作１ｌｃｉＩ町馳化回路６５は、ライン８４にボー
ト選択信号がありそしてライン８２に貴きめみｈＪ舵化
信号がある時に、ライン８４　ｔ　ｔｈ−ｆてアドレス
デコーダ６６及び６８へ作動＝＋　ｈｂ化倍信号発生す
る。

ポ・・み取りポート１６及び１８の場合の作動可能化回
路７０及び７６は、適当なデコーダを作動回層ｅ（する
のにライン４４及び５４のボート選択信号しか各々必要
とされないので、上記の作動’ｃｌ能化回路６０及び６
５より本簡単で次）る。実際には、ボート選択信号は別
々の信号対であり、作動可能化回路７０及び７６は一力
のポート選択信号ラインの一しベル信号及び他方のポー
ト選択信号ラインの低レベル信号の両方を検出すること
が必をときｉＬる。いずれにせよ、作ＩＪ！１町症化回
路７０祉ライン８６を触てアドレスデコーダ７２人ひ？
４へ作動Ｂ、＋能化侶号を発生する。同様に、第コのｒ
みルリポート１８の作動可能化回路７６は、ライン８ト
１土てｙデコーダ兼感知瑠巾器７８及び×アドレスデコ
ーダ８０へ作動可能化回路を発生する。

名々のＢし憶セルの回路を悦討することによってＷ＋　
１−１妙・なように、★き込み作動で記憶さるべきデー
タ１町、配タリ体のタリをアドレスするのにハｊいられ
る別々のライン対に対してエンコードされる。従って、
第２図では図か簡単化のため、データライン２０＃′ｉ
ｙ’ｌき込みアドレスデコーダ６２への入力として示さ
れている。ｔＨＪ＊に、データライン２８ｔゴｙ＊き込
みアドレスデコーダ６６へと人力として示されている。

又、以下で明らかとなるように、配列体１　（ｌの記憶
セルがら断み髪られたデータは、配列体の列をアドレス
するのに片いられる別々のライン対に接続された回路に
よって感知される。従って、データ出力ライン４８　ｔ
ｊ　ｙ　ｅみ取シデコーダ兼感知増巾器７２からの趙カ
として示されており、そしてデータ出力ライン５０はｙ
Ｐみ取りデコーダ兼感知増巾器７８カ・らの出力とじて
示されている。

各々のアドレスデコーダ６２．６４．６６．６８．７２
、？４．７８及び８（Ｈ；ｔａｅｍ的にｌｏｔじもので
あり、記憶配列体ｌＯの選択さｔまたセルの行Ｘｉｔ列
アドレス會入力として受は入れる。説明上、ｋ＆ｉ体１
０ｔｚ　／　ｌ、　ｘ　ｔ　ｂｍ′Ｇ）２　！；　６　
＋ｒωノセルを壱するものとして示さｔｌそれ故、谷々
の竹アドレスメ１ま列アドレスＦ′ｉ＜ｚビットワード
のデータとして入力される。各アドレスデコーダに、ｑ
ビットのアドレスを出力信号に変換し、そのデコーダか
らの７６本の出力ラインの１つに送出する。

軸に、ｙ畳き込みアドレスデコーダ６２は１６本の出力
シイ／ＹＷＩ−（ｌないしＹＷＩ−１５を肩ｔ、　−ｔ
　イル。もう１つのｙＶき込みアドレスデコーダ６６は
７６本の出力ラインＶ　Ｗ　２−０ないしＹＷ２−１５
を崩している。これら２組のラインは６１゛憔配列体ｌ
Ｏのセルに列ごとに接続されたタ１ｊアドレス２インで
ある。従って、列選択ラインＹＷＩ−０及びＹ　Ｗ　Ｂ
　−ＯＦｉ、ゼロ列の全セル、νｕ　％ｒ　群Ｉａ２　
ｍｌのセル＋１−０　、セルｌ−０、川・・・セル１５
−　（ｌを遡って処ひている。

１１５１　＆に、クリアドレスラインＹＷＩ−１及びＹ
Ｗ２−１は列ｌのセルを通って蝿びており、そしてりＩ
」アドレスラインＹＷＩ−１５及びＹＷ２−１５は爪体
のνｂち第１３列のセルを通って蝙ひている。

Ｘ＊ｔ！込みアドレスデコーダ６４及びもう１つのｘ隻
き込みアドレスデコーダ６８も１１！］様に配列体１０
０行アドレスに各々用いられるｌ乙１１０１の出力を有
している。判に、ｘ畳き込みアドレスデコーダ６４はラ
インＷｌ−０ないしＷ　ｌ　−１５Ｆ（−出力を発生し
、そしてｘ％き込みアドレスデコーダｆ１８Ｆｉ出カラ
インＷ２−０ないしＶｌｌ−１５を廟している。この駅
７合も、ラインＷｌ−０及びＷ２−〇は配列体のん初の
村即ちゼロ材の各セルを通って麺び、ラインＷｌ−１及
びＷｌ−１ｉ１白ｆ列体のｉ／行のセルを通って延び、
・・・・・・というようにして、ラインＷｌ−１５及び
Ｗ　２−１５　ＶＪ配列体の蚊彼の村νｌ＋ち第１Ｓ行
のセルを通って虻ひている。

同様に、？み取りｚ　−ト１　ａ及び１８のデコーダ７
Ｂ、？４．７８及び８０４＝組の１６本のアドレスライ
ンを有している。咎に、ｙｌ？ｒ、みデコーダ貴感知増
巾器７２はラインＤ　Ｌｌ−０ないしＤＬＩ−１５に出
力を与える。もう−力のｙｌ？Ｐみ取りデコーダ奔感知
増巾益７８は出力ラインＤＬｇ−０ないしＩＪ　Ｌ　２
−１５を有している。ラインＤＬＩ−（ｌ及びＤ　Ｌ２
−Ｑ社配列体のん初の列部ちゼロ列に接続され、ライン
ＤＬｌ−１乃ひＤＬ２−１１ｒ「ｒ’ｌ夕ｌｉ体の次の
列ν１」ちｉ／列に接続され、・・・・・・というよう
にし７て、ラインＤ　Ｌｌ−１５及び［）Ｌ２−１６は
配列体の最板の列Ｒ１１ち第１５列の各十ルＶＣ接秘ツ
れる。Ｘ＃み畢りアドレスデコーダ７４はラインＷＬＩ
−０ないしＷＬＩ−１５に出力を発生し、Ｘ′＠みルリ
アドレスデコーダ８０にラインＷＬ２−０ないしＷｌ２
−１５に出力を発生する。これらの×アドレスライン即
ち村アドレスラインにそｉ方向に配列体を通して延ひて
いる。

卸ち、７（７−ＷＬＩ−０及びＷ　Ｌ　２−０は最初の
付目・ちゼロ材のセルを地り、ラインＷＬｌ−１及びＷ
ｌ２−１は次の行ａち第１行のセルを通り、そしてライ
ンＷＬＩ−１５及びＷｌ２−１５は最鋏の谷部ち第１！
；村のセルを通る。

↓：Ｊ上の説明及び第２図から明らかなように、配り１
（体の谷セルに、脣き込みのための２本の列アドレスラ
インと、撹み収りのためのコ本の列アドレスラインと、
誉き込みのための２杢の行アドレスフィンと、仇み框り
のためのユ本のイ丁アドレスラインと含有している。配
列体の記憶セルの胎明かも明らかなように、クポート配
列体のこれらｇ本のアドレスラインの幾つかは実際には
ライン灯であるが、第二図の論理構成は本！Ｉｌｌの原
理を睦明するためのものである。

配列体１０の各セルは、個々の膀み縁り及び智、き込み
ポート１２．１４．１６及び１８から送られる侶月に対
して個々に応答する。従って、杓番号を「としてそして
列番号をＣとすれば、セルｒ−Ｃへ省き込むイ・、合に
は、第１の簀き込み？−ト１２ＶｉライｙＹＷｌ−ｅ及
ヒＷ　１−　ｒ　ＫｍＭ’）与えるように働く。第ユの
簀き込みポー）１４ｔｋて誉き込みを析なう場合には、
ラインＹＷ２−ｃ及びＷ２−ｒＫ伯信号与えられる。デ
ータ＃′ｉＹＷラインにおいてエンコードされる。とい
うのは、これらラインの各々は実際Ｋｉ／ピットのデー
タを転送できると共に列アドレス情報を与えることので
きる別々のライン対だからである。ｍ／の読み取りボー
）１６からセルｒ−ｃを砂み取る一合には、ラインＤＬ
Ｌ−ｃ及びＷＬＩ−ｒに適当なｆ１号が送られる。第２
の読み取りボート１８から６・・・み取りを行なう場合
には、ラインＤＬ２−ｃ及びＷＬ２−ｒに信号が送られ
る。

第３図に示されたように１記憶配列体１０（第１１ｚｌ
）の各セルは、／６１−のＮＰＮ）ランジスタＱｌない
しＱ１６と、ダ個の抵抗Ｒ１％Ｒ２、Ｒ１３ａひＲ４と
を備えている。トランジスタＱｌ及びＱＢは一体的なト
ランジスタ対として形成さｆｔ　、これらは共通のベー
ス及び共通のコレクタをＭしているが、エミッタ端子は
２つの別々の端子である。トランジスタＱ８及びＱ４、
Ｑ５及びＱｔ５、Ｑ７及びＱＢについても１ｖｉｉじこ
とが桐える。

計−＋取りのための竹アドレスラインはＷＬＩ、ＷＬ２
、Ｗ　Ｌ　ｌ’及びＷ　Ｌ　２’で示され、セルを通し
て横力向に処ひるように示されており、書き込みのため
の行アドレスラインｒ、ＬＷｌ及びＷ２で示され、これ
もセル全通して横に延びるように示されている。ｌＦ＋
取りのための列アドレスラインはＤＬＩ及びＤＬＩ並ひ
にＤＬＩ及びＤＬ２で示されている。★き込みのための
列選択・データ転送ラインはＹＷｌ及びｖｗＢ並びにこ
れらに対応する反転ラインＹＷＩ及びＹＷＺである。

トランジスタＱｌ及びＱＢのコレクタ端子Ｖｉ抵桓Ｒ１
を経てラインｗＬＩＫ接続嘆れ−〔いる。同様に、トラ
ンジスタＱ８及びＱ４のコレクタは抵抗Ｒ２’（ｒμて
ラインＷＬｌに接続され、トランジスタＱ５及びＱＢの
コレクタは抵抗Ｒ８を糺てラインＷＬ２Ｖ−接続され、
そしてトランジスタＱ７及びＱＢのコレクタは抵抗Ｒ４
を峙てラインＷＬ２に揺転されている。トランジスタＱ
ｌ及び０４のエミッタ端子はラインＷ　Ｌ　ｌ’に接続
され、トランジスタＱ５１ｔ１．びＱＢのエミッタ端子
はラインＷ　Ｌ　Ｚ’に接続されている。トランジスタ
Ｑ２のエミッタはラインＤＬＩＦＣ＠絖され、トランジ
スタＱ８のエミッタにラインＤＬＩＫ接続され、トラン
ジスタＱ６のエミッタはラインｏＬｚＶ（接続され、セ
ルてトランジスタＱ７のエミッタはラインＤＬ２に接続
され−（いる。トランジスタＱ１及びＱ４はフリラグ−
フロッグを形成するようにう、ｉ差接続され、卸ち、ト
ランジスタＱ　ｌ／Ｑ　２のベースはトランジスタＱ８
／Ｑ４のコレクタに接続され、ヤしてトランジスタＱ　
Ｂ／Ｑ　４のベースはトランジスタＱ１１０２のコレク
タに１＆続される。

同梓罠、トランジスタＱ５及びＱＢもフリッグーフロツ
ｆを形成するように交差接ＶＸ１される。細ち、トラン
ジスタＱ　５／Ｑ　６のベースはトランジスタＱ７／Ｑ
８のコレクタに接続され、そしてトランジスタＱ７１０
８のベースはトランジスタＱ５／Ｑ６のコレクタに接続
される。

トランジスタＱｌが４通すると、抵抗Ｒ１間の市圧崎下
によりトランジスタ０１／Ｑ２のコレクタは比較的低１
．圧状態にされる。この低レベル状態ハトランジスタＱ
４のベースに伝わるので、トランジスタＱ４に非ａ４通
状態のままであり、トランジスタＱＢ１０４のコレクタ
は比較的商い一１圧レベルに保たれる。従来の率ｌポー
ト記憶セルにおいては、トランジスタＱｌ及びＱ４より
成るこのフリラグ−フロッグの状態に、ラインＤＬＩ又
Ｆ′１ＤＬｌの一力に１ｋＲを流すことによって変えら
れる。例えは、２インＤＬＩＫ′ｗｌＬｆＬが流された
場合には、トランジスタＱ８を経て電流が引き出され、
トランジスタＱｌがオフになる。然し乍ら、本発明の装
置では、ラインＤＬＩ及びＤＬＩは身重で簡単に述べる
ように読み取りのみに１９・＋１されるのであって、誓
き込みには使用されない。セルへのデータの４１Ｆき込
みは、トランジスタＯ１ないしＱ４より成るダトランジ
スタ記憶ユニットのコレクタの一力又は他方へ信号を直
接与λ−ることにより行なわれる。

トランジスタＱ９ないし０１６は次のように接続される
。トランジスタＱ９７ＴｈいしＱ１２のペースはライン
ｗ１に共通接続され、トランジスタＱｌＢないしＱＩＯ
のペースはラインＷ２へ共通接続される。トランジスタ
Ｑ９及びＱＩＯのエミッタ１まラインＹＷＩへ接続さ才
ｌそしてトランジスタＱｌＢ及びＱ１４のエミッタはラ
インＹＷ２へＭ絖さ′ｔｌる。トランジスタＱｌｌ及び
Ｑ１２のエミッタはラインＹＷＩへ接続され、そしてト
ランジスタＱ１５及び０１Ｍのエミッタはライン「１ゑ
へ接続される。トランジスタＱ９及びＱｌＢのコレクタ
はトランジスタＱ８及びＱ４のコレクタへ接続される。

トランジスタＱ　ｌ　（ｌ及びＱ１４σ）コレクタにト
ランジスタＱ５汲びＱ６のコレクタへ＆続されゐ。トラ
ンジスタＱｌｌ及びＱ１５のコレクタはトランジスタＱ
Ｂ及びＱ４のペースへ＆Ｍさｆ＋、これはトランジスタ
０１及びＱ２のコレクタへ直結されている。更に、トラ
ンジスタ０１２＆びＱＩＯのコレクタはトランジスタＱ
５及びＱ６のペースへ接続され、これはトランジスタＱ
７及びＱ８のコレクタへ直結壊れる。

トランジスタＱ９ないしＱＩＯより成るスイッチ回路を
検討することによ＃）鴫らかなように、＠［；憶セルの
状態に、ラインｗｌ又はＷ２の村選択信ちと、ラインＹ
ＷＩ及びｙｗｌ又Ｆ′１ＹＷ２及びＹＷ２の列送択信号
と、列アドレス伯七の相対値によって世辞されるデータ
ビットとによって適尚に作用を受ける。例えは、第１の
省き込みポートを用いた場合には、ラインｗｌが関しベ
ルシこされてｔｈｗＯ付がアドレスされ、トランジスタ
Ｑ９ないしＱ１２のみがオンにされる。ラインＹＷｌ及
びＹＷｌに夕１」選択＠号が送られると、これらライン
ｙｗ１及びＹＷＩに与えられｆｃ伯信号ベルの相灼値に
基いて、トランジスタＱ９及びＱＩＯか又はトランジス
タＱｌｌ及びＱｌＢかのいずれかが作動される。ＹＷｌ
が高レベルでありそしてＹＷＩが低レベルであれば、ト
ランジスタＱ９及びＱＩＯがオンにされ、これＫより抵
抗Ｒ２及びＲ８を経て電流が引き出される。従ってトラ
ンジスタＱ４及びＱ５のコレクタは低電、圧となり、ト
ランジスタ０１及びＱ８のコレクタは高箇圧となる。こ
れとＦｉ逆方向罠データを記憶するためには、ＹＷＩが
低レベルにされ、トランジスタＱｌｌ及びＱ１２並びに
世抗Ｒ１及びＲ４に１１波が白【さへこれによりトラン
ジスタＱｌ及びＱ８のコレクタ電圧が低下され小、同様
に、第二の書き込みポートを用いた場合には、ラインＷ
８がトランジスタ０１ＢないしＱＩＯのみのペースに作
ハ４し、ラインＹＷ２及びＹＷｌの相対的なレベル状ｂ
　ｔｃ　ｈいて、トランジスタＱｌＢ及びＱ１４が作動
されるか、又はトランジスタＱ１５及びＱＩＯが作動さ
れる。トランジスタＱ１８及びＱ１４のコレクタはトラ
ンジスタＱ９及びＱＩＯのコレクタに各々接続されてお
りそしてトランジスタＱ１６及び０１６のコレクタはト
ランジスタＱｌｌ及び０１２のコレクタに各々接続され
ているので、このチャンネルを通してのデータの記憶は
、最初に述べた資き込みチャンネルを介してのデータの
記憶と同じ作用をもつことが明ら力・であろう。

記憶セルからデータを断、み畢る勝合には、行の選択と
してラインＷＬｌか又はラインＷＬ２かのいすむかを選
択し、そして列の選択としてラインＤＬＩ及びＤＬＩか
又はラインＤＬ２及びＤＬ２かのいずれかを選択するこ
とによって行なわれる。

配夕１１体の各列には、選択されたデータセルの状態を
占すことなくこの状態を堆り出すためにｌ対の感知瑣巾
榛結合トランジスタが組会わされている。

こむに対する回路は一般的な本のであり１．４Ｌｌポー
　トｔ４［：惜セルｒ（用いられるものと１■ｊ様であ
る。第Ｖ図には一例としてその簡単なｈ路か示されてお
り、感知内申器結合トランジスタＱＳＩ及びＱＳ２かフ
ィンＤＬＬ及びＤＬｌに各々接続されている。

軸に、トランジスタＱＳＩのエミッタはラインＤＬｌ［
接続されそしてトランジスタＱＳ２のエミッタはライン
ｏＬＩＫ接続されている。トランジスタＱＳＩのコレク
タＦｉ抵抗Ｒ６ｆｒ軒て電源電圧ラインに接続されそし
てトランジスタＱＳｚのコレクタ＃′ｉ折坑Ｒ６を経て
−じｔ弊算庄ラインに１＃続されている。これらトラン
ジスタ０５１及びＱＢ２のコレクタは、彼達するように
、感知されたデータを指示する。トランジスタＱＳＩ及
びＱＢ２のベースはバイアスｔ、ＥＥＶ、、のラインに
共通接続される。Ｖ７Ｈｕ　、記憶セルのフリッグー７
０ッグ例オば０ｌ−Ｑ４７リツグーフロツグの論理高電
圧と１・理低電圧との間の値に運択ネれる。

例えば、トランジスタＱ４がオンであり、トランジスタ
Ｑ１及びＱＢのコレクタが＾電圧状糾にあり、そしてト
ランジスタＱ８及びＱ４のコレクタが低電圧状態にある
場合には、トランジスタＱ８及びＱ４のペースも高レベ
ルとなる。又、トランジスタＱＢのエミッタも高レベル
となる。このエミッタはトランジスタＱＳ２のエミッタ
に接続されているので、このトランジスタは導通しない
。

一方、トランジスタＱｌ及びＱＢのベース龜トランジス
タＱＳ１のエミッタと−」株に低レベルに保たれ、トラ
ンジスタＱＳＩＦｉ婆逸する。

このようにして、トランジスタＱｌ及びＱ４より敗るフ
リラグ−フロッグの状態はトランジスタＱＳＩ及びＱＳ
Ｂのコレクタ端子において感知できる。ラインＷＬＩの
電圧は選択された行に対してのみ高くなることに注意さ
れたい。選択されない村に対するラインＷＬＩは低１、
圧レベルのままン（され、トランジスタＱｌ又ｒＪ　Ｑ
　４のいずれかにスタンバイ奄流を流して、セルの記憶
データ状態を維持する。＠、み増りを行なうため罠ライ
ンＤＬＩ及びＤ　ＬＩＫ電流が流された時には、選択さ
れたセルのトランジスタＱ２父は０８のいずれかにも１
ｔｔａが流される。四じ例を用いると、トランジスタＱ
４がオンの場合に、トランジスタＱ８は計み取シ時には
オンにされるが、トランジスタＱ２Ｆｉオンに芒ｔしず
、トランジスタＱＳＩＫはＤＬｌｌｌ。

波が流れる。廼択されなかつｆｃ、竹のセルに対しては
、ラインＤＬＩ及びＤＬＬの読み取り電流によりトラン
ジスタＱ２もＱＢもオンにさ゛れない。

７６個のトランジスタにおいて４を個のアイソレートさ
７したコレクタのみが使用されることが第３区から明ら
かであろう。これｔま、装置の夾ｉ密度を高くすると共
に、モノリシック形態でのＮ　ａに通ずるようにする。

又、１に賛な技術は断み取り技術であり、スイッチング
トランジスタを月４いて行がｉ！４釈されるのではなく
、ｔＳＷ圧を上けることによってその行が選択される０
選択された村の亀源實圧を上けるようにすることにより
、ノイズ裕度が非常に高くされると共に、その他の障讐
のおそれも非常にわずかとなる。

以上の説明より、本発明は、モノリシック型半導体記怪
配列体の分野に著しい進歩を吃たらすことが明らかであ
ろう、又、解説のために本発明の特定の実施例をＷ＋細
に説明したが、本籟哄ｊの精神及び範囲から逸脱せずに
種々の変更がなされ侍ることも明らかであろう。従って
、本発明は牲計績求の範囲のみによって規定されるもの
とする。

【図面の簡単な説明】

第１図れ１本発明により構成された多ポートレジスタフ
ァイルのブロック図、 給２図は第１図の灸４−トレジスタファイルの評軸なブ
ロック図、 第３区は徊／図及び第２図の装置に用いられる合［′１
ｉセルの回路図、そして 第９図は本発明装置のデータセルからデータをいかに腔
み取るかを示した部分同略図である。 １　（＋・・・西〔１憶配列体、１２．１４・・・普き
込みポート、１６．１８・・・紗み耳シリポート、２（
１，２８・・・データ入力ライン、２２．８１１・・・
誉き込みアドレスライン、２＋、）１２・・・豊き込み
可能化ライン、２６．８４・・・ポート潤沢ライン、４
４．５４・・・ボートｆ択ライン、４６．５２・・・読
み取りアドレスライン、４８．５０・・・データ出力ラ
イン、６０．６５、？（＋、７６・・・ポート作勲可能
化回路、６２．０６・・・ｙｌｌき込みアドレスデコー
ダ、６４．６８・・・Ｘ誉き込みアドレスデコーダ、７
２．７８・・・ｙ蒋み耗Ｖリアドレスデコーダ兼感知増
巾器、７４．８０・・・×鯖み堆すアドレスｒコーダ。 １　事件の表示　昭和ｊｇ　　年特許願　第３０乙ＩＩ
−θ　号２　究明の名称　　　　多Ｉ−トレノスタファ
イル３　補正をする者 事件との関係　　出願人 名柄、　　　　　ティ　−γ−ル　グブリュー　イ／コ
ーポレーテノド４　代理人

Claims (1)

1. 【特許請求の範囲】 ＋１１　　ノイズ裕度の大きい高密度モノリシック型多
   ４−トレジスタファイルにおいて、このレジスタファイ
   ルは、行アドレス及び列アドレスを参照することによっ
   て識別でき、ゐ記憶セルの２次元配列体と、この配列体
   の選択されたセルにデータを記憶するように各々接続で
   きる複数個のｎ個の書き込み？−トと、上記配列体の選
   択されたセルからデータを検索するように各々撤続でき
   る複数個のｍ個の読み取り一一トとを備え、上記書き込
   みポート及び読み取り？−トはこれらを組合わせて同時
   に作動することかで舞、上記配列体の各セルは、選択さ
   れたデータ状態を配憶するｍ個のフリツゾーフロツノと
   、各書き込みポートごとに／対づつあるｎ対のトランジ
   スタスイッチとを備え、６対の一方のスイッチは上記フ
   リツプーフロツゾに第１データ状態を記憶するように作
   動し、セして６対の他方のスイッチｔま上記フリッグー
   ７０ツブに第１データ状態を記憶するように作動し、上
   記配列体は、各行のセルを通して姑びて上記各７リツグ
   ーフロツプに接続されていて、上記読み取りポートの７
   つによって選択されなかった行には第１の電圧レベルを
   与えそして選択された行にはそれより高い′電圧レベル
   を与えるｍ本の電源ラインと、上記配列体の各列を通し
   て蝙びて上記７リツグーフロツデの対応するものに接続
   されていて、上記フリラグ−フロッグのデータ状態を決
   定するｍ対の読み収りデータラインと、上ｄピ妃列体の
   各行を通して延びていて、選択された行の各セルに含捷
   れた／対の上記トランジスタスイッチを作動可能にさせ
   るｎ本の行選択ラインと、上記配列体の各列を逼して延
   びていて、上記配列体の選択された列にある作動可能に
   されたトランジスタスイッチ対の７つを選択して、上ｄ
   己フリッグーフロッグへ選択されたデータ状態を誉き込
   むｎ対の列選択ラインとを備えたことを％黴とする多ポ
   ートレゾスタフアイル。 （２）　　各々の上記フリップ−フロップは、／対の交
   差結合されたＮＰＮ　）ランジスタを営み、その各々は
   更に別のコレクタを有し、上記読み取シデータラインは
   上記更に別のコレクタを経て上記トランジスタへ接続さ
   れ、各々の上記トランジスタスイッチは上記ｍ個のフリ
   ップ−フロップの各々にデータ信号を送るようにｍ個の
   ＮＰＮトランジスタを備えている特許請求の範囲第１１
   １項に記載の多ポートレゾスタフアイル。 （３１ｍ及びｎＶｉ各々コであゐ特許請求の範囲第（２
   １項に記載の多／−）レジスタファイル。 （４：　　ノイズ裕度の大きい高密度モノリシック型多
   ポートレジスタファイルにおいて、このレジスタファイ
   ルは、行アドレス及び列アドレスを参照することにより
   識別できる記憶セルの２次元配列体を備え、各々の記憶
   セルは、選択されたデータ状態を記憶する一つのフリツ
   ゾーフロツプと、二対のトランジスタスイッチとを備え
   、６対の一方のスイッチは上記フリラグ−フロップに第
   １データ状態を記憶するように働き、６対の他方のスイ
   ッチは上記フリッグーフロツゾに第１データ状態を記憶
   するよりに働き、記憶セルの上記配列体は、上記配列体
   の各行を通って延びて上記一つのフリツゾーフロツゾの
   各々に接続された一組の１１６＠ラインを備え、この電
   源ラインは選択された行に大きな電圧を送ることにより
   読み取りのための行アドレスを選択するように働き、更
   に上記配列体は上記配列体の各列を通って処びている２
   対の列選択書き込みラインを備え、これらの二対の列選
   択書き込みラインはその一方の対にデータ状！１慣号が
   与えられた時に上記トランジスタスイッチのｌっを作動
   可能にするように上記トランジスタスイッチに接続され
   、更に、上記配列体は一つの読み収りポートを備え、該
   読み取りポートは、各行の上記２組の［源ライン及び各
   列の上記一対の読み取りデータラインに接続されていて
   選択された記憶セルからいずれかの読み取りポートを叶
   でデータを読み収るようなアドレスデコード手段を含み
   、そしてｌ！に、上記配列体はλっの書き込みポートを
   備え、咳書き込みポートは、各行の上記ａつの行選択書
   き込みライン及び各列の上記二対の列選択書き込みライ
   ンに接続されていていずれかの書き込み／−トを経て選
   択された記憶セルにデータを畳き込むようなアドレスデ
   コード手段を含み、これにより上記読み取９ポート及び
   書き込みポートは何らかの組合せで同時に作動されるこ
   とを特徴とする多ポートレジスタファイル。 （５）　　各々の上記フリツゾーフロツｆはΩつの交差
   接続されたＮＰＮ）ランジスタを含み、各々のトランジ
   スタは第二のコレクタを有し、６対の読み収りデータラ
   インは上椰第コのコレクタを軸て上記フリップ−フロッ
   プに接続される時詐蛸求の範ＷＡ第＋４１項に記載のレ
   ジスタファイル。 （６１各々の上記トランジスタスイッチはコつのＮＰＮ
   トランジスタを含み、各トランジスタのコレクタは個々
   の上記フリラグ−フロップのコレクタに接続され、両ト
   ランジスタのベースは上記行選択書き込みラインの７つ
   に接続され、上記トランジスタのエミッタは上記列選択
   ４にき込みラインの１つに接続され、上記トランジスタ
   スイッチには全部で３個のＮＰＮ）ランジスタがあるが
   、これらスイッチングトランジスタにおいてアイソレー
   トされたコレクタはｑつだけであ沙、これらトランジス
   タで上記フリツノーフロツゾが構成される特許請求の範
   囲第（５１項に記載のレジスタファイル。 （７）　　ノイズ裕度の大きい高密度のモノリシック型
   多Ｉ−トレノスタファイルにおいて、このレジスタファ
   イルは、行アドレス及び列アドレスを癖照することによ
   り識別できる記憶セルの一次元配列体と、この配列体の
   選択されたセルにデータを記憶するように各々接続でき
   る少なくともユつの誉き込みポートと、上記配列体の選
   択されたセルからデータを検索するように各々接続でき
   る少なくともコつの絖み取りポートとを備え、上記薔き
   込みポート及び絖み取りポートはこれらを組合わせて同
   時に使用して上記配列体の選択されたセルへデータを書
   き込んだりそこからデータを読み取った抄することがで
   き、上記配列体の各セルは、コレクタとペースとが交差
   接続されたフリラグ−フロップを形ａ−ｔ’ルような第
   １及び第一の２重エミッタトランジスタを各々含む複数
   個の記憶手段と、上記セルを通して行方向に延びる上記
   と同数の複数対のフリツプーフロツゾ電源ラインとを備
   え、６対の一方のラインは上記トランジスタのコレクタ
   に抵抗性結合されそして他方のラインは各々の上記トラ
   ンジスタの／方のエミッタに接続され、更に上記配列体
   の各セルは、上記セルをｉ！１ｉ１．て列方向に延びる
   上記と同数の複数対の絖み嘔リゾータラインを備え、そ
   の一方のラインは上記第１のトランジスタの他方のエミ
   ッタに接続されそして他方のラインは上記第一のトラン
   ジスタの他方のエミッタに接続され、史に上記配列体の
   各セルは、各書き込みポートととに／っづつあって一ヒ
   記セルを通して行方向に蝙びている複数本の行選択書き
   込みラインと、曹き込みポートごとに／対づつあって上
   記セルをａ　して列方向に延びている複数対の列選択・
   書き込みデータラインと、上記記憶手段へデータを記憶
   するように上記列選択・書き込みデータライン、上記行
   選択書き込みライン、及び上記２重エミツタトランノス
   タのコレクタへ接続された複数個のトランジスタスイッ
   チとを備え、各々の−Ｆ記−み取ｈポートは個々の上記
   記憶手段を介して磯Ｈｔし、そして上記★き込みポート
   は上記絖み嘔リポートには拘りなく上記行選択書き込み
   ライン及び上記列選択・書き込みデータラインを介［７
   て作動することを特徴とする多ポートレゾスタフアイル
   。