JPH0259553B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は一般に半導体記憶配列体に係り、特
に、２つ以上の入力ポート又は出力ポートを通し
て同時にアクセスすることを必要とするような集
積回路型即ちモノリシツク型の記憶配列体に係
る。半導体記憶配列体即ちレジスタフアイルは
種々様々なデジタルの用途に使用されている。こ
れら用途の多くでは、記憶配列体に対して読み取
りアクセス及び書き込みアクセスを同時に行なう
ことが必要とされるだけでなく、記憶配列体へデ
ータを書き込む入力ポートが２つ以上あり且つ記
憶配列体からデータを読み取る出力ポートが２つ
以上あることも必要とされ、或いは少なくともこ
のようなことが強く要望される。デジタル信号処
理の分野における典型的な用途は、高速フーリエ
交換（FFT）を実行する。“同位置”アルゴリズ
ムである。この同位置アルゴリズムにおいては、
入力データが配列体にロードされ、次いでデータ
エレメントが配列体から繰返し読み取られ、この
アルゴリズムに基いて処理され、そして配列体に
戻され、配列体はプロセス終了時の出力データを
含む。このような用途で、高速計算を行なうため
には、多数のポートを経て配列体に同時にアクセ
スすることが重要である。

これまでにも、入力又は出力アクセスポートを
２つ以上有する記憶装置は色々なものが提案され
ている。例えば、Eardley氏等の米国特許第
4287575号には、２つのアクセスポートを有して
いて、これらが同時読み取りポートとして使用さ
れるか或いは単１書き込みポートとして一緒に使
用されるような記憶セルが開示されている。然し
乍ら、このEardley氏の装置では、書き込みと読
み取りとを同時に行なうことができない。２ポー
トのメモリ装置について開示したその他の特許と
しては、Robinson氏の米国特許第4138739号、
Chlig氏の米国特許第4280197号、及びDachtera
氏の米国特許第4127899号等がある。

Sechler氏の米国特許第3675218号にも２ポート
のメモリセルが開示されており、その第４図に
は、４ポート装置が開示されているが、これにつ
いては詳細に説明しない。本発明は、Sechler氏
の第４図の装置と同じ目的をもつ改良された多ポ
ート装置に係り、即ち本発明は２つ以上の読み取
りポートを経て同時に読み取りアクセスを行なう
と共に２つ以上の書き込みポートを経て同時に書
き込みアクセスを行なうものである。Sechler氏
の装置でもこの目的は一応は達成されるが、彼の
第４図の回路は、ポート間のノイズ及び干渉に対
する裕度と、モノリシツク形態で効率よく実施す
るための適合性という２つの点から考えて完全に
満足なものではない。

以上の説明から、半導体記憶配列体の分野で
は、多数の入力ポートと多数の出力ポートとを有
していてこれらが同時にアクセスされるような改
良された装置がなおも強く要望されていることが
明らかであろう。本発明はこの要望を満足すると
共に公知技術の欠点を解消するものである。

本発明は、多数の入力ポート及び多数の出力ポ
ートの組合せ体を通して各セルをアクセスするこ
とができ、ノイズやポート間の障害に対する裕度
が高く、然もモノリシツク形態での実施に非常に
良く適した多ポートレジスタフアイルを提供す
る。本発明のレジスタフアイルは、多数の読み取
り作動を同時に行なつたり、多数の書き込み作動
を同時に行なつたり、或いは多数の読み取り及び
書き込み作動を同時に行なつたりするようにアク
セスされ、これらのいずれの場合にもノイズの影
響に対して高い裕度を有している。

簡単に、一般的に説明すると、本発明の多ポー
トレジスタフアイルは、行アドレス及び列アドレ
スを参照することによつて識別できる記憶セルの
２次元配列体と、この配列体の選択されたセルに
データを記憶するように各々接続できる少なくと
も２つのデータ書き込みポートと、上記配列体の
選択されたセルからデータを検索するように各々
接続できる少なくとも２つのデータ読み取りポー
トとを備えている。上記のデータ読み取りポート
及びデータ書き込みポートを適当に組合わせて同
時に使用して、上記配列体の選択されたセルへデ
ータを書き込んだりそこからデータを読み取つた
りすることができる。上記配列体の各セルは、ノ
イズの影響や読み取りポート間の障害の影響を少
なくするように、各々の読み取りポートごとに
個々の記憶ユニツトを有していることが重要であ
る。更に、読み取りの目的で行をアドレスすると
いう作動は、選択された行の選択された記憶ユニ
ツトへ高い電圧を印加することによつて行なわれ
る。これにより他の行からのノイズに対する裕度
が高くされる。

本発明のここに示す実施例では、配列体の各セ
ルが16個のNPNトランジスタを備えている。然
し乍ら、これらのトランジスタは、４個の完全に
アイソレートされたコレクタのみを使用するよう
に相互接続される。これによりコレクタをアイソ
レートするという必要性が減ずるために、装置の
密度が高くなると共にチツプの表面積がより効率
的に使用されることになる。

特に、各々のデータ書き込みポートは、書き込
みの目的で配列体の選択された行を選択的に作動
する複数本の行アドレスラインと、書き込みの目
的で配列体の選択された列を作動する複数本の列
アドレスラインと、適当な行アドレスライン及び
列アドレスラインへ選択信号を与える行列アドレ
スデコード手段とを備えている。同様に、各々の
データ読み取りポートも、複数本の行アドレスラ
インと、複数本の列アドレスラインと、行列アド
レスデコード手段とを備えている。配列体の選択
されたセルとデータをやり取りする手段も設けね
ばならない。実際には、個別のデータラインは使
用されず、行アドレスライン又は列アドレスライ
ンがデータのやり取りにも使用される。例えば、
列アドレスラインは別々の信号を送るライン対で
あり、これらの信号は記憶又は検索に対して異な
つたデータ状態を示すように反転されたり或いは
交換されたりする。又、各々のデータ読み取りポ
ートは、配列体の選択されたセルに記憶されたデ
ータを置数するために、複数対の感知増巾器結合
トランジスタも備えている。

本発明のここに示す実施例では、記憶配列体の
各セルが２つの２進記憶ユニツトを備え、これら
は同じ記憶２進状態にセツトされる。これらの２
進記憶ユニツトは、これらの中の選択された１つ
のユニツトに対応する選択された読み取りポート
を経てセルの状態を感知できるように、個々の行
アドレスライン、個々の列アドレスライン、及び
個々の感知増巾器結合トランジスタに接続され
る。

又、配列体の各セルは、書き込みポートの行及
び列アドレスラインを経て送られる信号と、記憶
さるべきデータとに基いて、両記憶ユニツトにデ
ータを記憶するスイツチ手段も備えている。特
に、このスイツチ手段は、データ書き込みポート
の１つに組合わされた行アドレスライン及び列ア
ドレスラインの信号によつてセルが正しくアドレ
スされたとすれば、セルに記憶さるべきデータに
基いて、セルの両記憶ユニツトをセツトする信号
か、又はこれら記憶ユニツトをリセツトする信号
かのいずれかを発生する手段を備えている。

データセルのここに示す実施例では、２つの記
憶ユニツトの各々がフリツプ−フロツプであり、
上記スイツチ手段は４対のトランジスタを備えて
いる。最初の２対のトランジスタのベースは第１
の書き込みポートの行選択ラインに接続され、そ
して他の２対のトランジスタのベースは第２の書
き込みポートの行選択ラインに接続される。第１
の書き込みポートには列選択ライン及びデータ転
送ラインの別の対が組合わされている。これらラ
インの各々は最初の２対のトランジスタの対へ接
続されている。これら最初の２対のトランジスタ
の一方の対のコレクタ端子は、２つの記憶ユニツ
トを特定の状態にセツトするようにこれら両ユニ
ツトのコレクタ端子に接続され、他方のトランジ
スタ対のコレクタは上記記憶ユニツトを逆の状態
にリセツトするように上記記憶ユニツトに接続さ
れる。同様に、第２の２対のトランジスタは、第
２の書き込みポートに組合わされた列選択ライン
及びデータ転送ラインを経て別々の信号を受け取
ると共に２つの記憶ユニツトへ適当なセツト信号
又はリセツト信号を発生するように接続される。

以上の説明から、本発明は、マルチアクセスの
半導体記憶配列体の分野に著しい進歩をもたらす
ことが明らかであろう。特に、本発明は、ノイズ
裕度が高く、多数の読み取りポート及び多数の書
き込みポートを有していてこれら全てを適当な組
合わせで同時にアクセスできるような効率の高い
モノリシツク型記憶配列体を提供する。又、実際
上或る程度の制約はあるが本発明は本明細書に詳
細に述べる４ポート装置以上のものにも拡張でき
ることが明らかであろう。本発明の他の特徴及び
効果は添付図面を参照した以下の詳細な説明より
明らかとなろう。

解説の目的で添付図面に示されたように、本発
明は、特に、多数のデータ読み取りポート又は書
き込みポートを通してアクセスされる型式の半導
体記憶配列体に関する。このような装置は、種々
のデジタル回路に有用であるが、特に、読み取り
又は書き込み或いはその両方のために記憶配列体
へ同時にアクセスすることを必要とするパイプラ
イン式の処理即ち並列の処理を用いたデジタル信
号処理回路に有用である。

本発明によれば、記憶配列体は少なくとも２つ
の書き込みポートと少なくとも２つの読み取りポ
ートとを有し、これらポートは記憶配列体の選択
されたセルをアクセスするように同時に使用さ
れ、配列体の各セルは高いノイズ裕度を与えると
共に高密度のモノリシツク型装置に適するように
構成される。特に第１図に示されたように、本発
明の装置は、記憶配列体１０と、２つの書き込み
ポート１２及び１４と、２つの読み取りポート１
６及び１８とを備えている。又、第１図に示され
たように、第１の書き込みポート１２は、データ
入力ライン２０と、書き込みアドレスライン２２
と、書き込み可能化ライン２４と、ポート選択ラ
イン２６とを含んでいる。ここに詳細に述べる実
施例では、データ入力ライン２０は１つの２進デ
ジツト（ビツト）の情報を転送し、書き込みアド
レスライン２２は行及び列によつて記憶配列体１
０をアドレスするのに必要な数のビツトを含み、
書き込み可能化ライン２４は１ビツトの情報を転
送し、そしてライン２６のポート選択信号も１ビ
ツト情報であるが、これは別の信号ライン対を経
で送られてもよい。

同様に、第２の書き込みポート１４は、データ
入力ライン２８と、書き込みアドレスライン３０
と、書き込み可能化ライン３２と、ポート選択ラ
イン３４とを受け入れる。書き込みポート１２及
び１４は巾の広い矢印３６及び３８で示されたよ
うに記憶配列体１０へ接続されるが、その詳細に
ついては第２図ないし第４図を参照して説明す
る。同様に、読み取りポート１６及び１８は４０
及び４２で示された巾の広い矢印によつて記憶配
列体へ接続される。第１の読み取りポート１６に
はライン４４を経てポート選択信号が送られそし
てライン４６を経て読み取りアドレスが送られ、
この読み取りポートからの出力はライン４８を経
て送られるデータ出力である。同様に、もう１つ
の読み取りポート１８は、データ出力ライン５０
と、読み取りアドレスライン５２と、ポート選択
ライン５４とを有している。

書き込みポート１２及び１４並びに読み取りポ
ート１６及び１８は、その各々が互いに他のポー
トに対して別々に且つ同時に使用されるという点
で、互いに完全に独立している。記憶配列体１０
内の同じメモリセルへデータを書き込むという要
求が同時に生じると、そのセルに記憶されるデー
タが不安なものになることがある。このような場
合にセルに記憶されるデータは、最も長い書き込
み可能化信号を有するポートを経て送られるデー
タとなる。それ故、多ポート装置を介して記憶配
列体１０にアクセスする利用者の回路が合理的に
決まり、通常は同じ記憶セルへ同時に競合する情
報を書き込むことはないものとする。

第２図は本発明の多ポート装置を詳細に示して
いる。第１の書き込みポート１２は、ポート作動
可能化回路６０と、ｙ書き込みアドレスデコーダ
６２と、ｘ書き込みアドレスデコーダ６４とを備
えている。同様に、書き込みポート１４は、作動
可能化回路６５と、ｙ書き込みアドレスデコーダ
６６と、ｘ書き込みアドレスデコーダ６８とを備
えている。同様に、読み取りポート１６は、ポー
ト作動可能化回路７０と、ｙ読み取りアドレスデ
コーダ兼感知増巾器７２と、ｘ読み取りアドレス
デコーダ７４とを備えている。更に、読み取りポ
ート１８は、ポート作動可能化回路７６と、ｙ読
み取りアドレスデコーダ兼感知増巾器７８と、ｘ
読み取りアドレスデコーダ８０とを備えている。

書き込みポート１２及び１４のポート作動可能
化回路６０及び６５は機能的に同じものであり、
その入力ではライン２６及び３４を各々経てポー
ト選択信号を受けると共にライン２４及び３２を
各々経て書き込み可能化信号を受け取る。ポート
作動可能化回路６０は、ライン２６にポート選択
信号がありそしてライン２４に書き込み可能化信
号がある時に、ライン８２を経てアドレスデコー
ダ６２及び６４へ出力を発生する。ライン８２の
この作動可能化信号は、アドレスデコーダ６２及
び６４が行及び列によつて成るセルを選択するの
に適した出力信号を発生するように、これらアド
レスデコーダを調整する。同様に、第２の書き込
みポート１４のポート作動可能化回路６５は、ラ
イン３４にポート選択信号がありそしてライン３
２に書き込み可能化信号がある時に、ライン８４
を経てアドレスデコーダ６６及び６８へ作動可能
化信号を発生する。

読み取りポート１６及び１８の場合の作動可能
化回路７０及び７６は、適当なデコーダを作動可
能にするのにライン４４及び５４のポート選択信
号しか各々必要とされないので、上記の作動可能
化回路６０及び６５よりも簡単である。実際に
は、ポート選択信号は別々の信号対であり、作動
可能化回路７０及び７６は一方のポート選択信号
ラインの高レベル信号及び他方のポート選択信号
ラインの低レベル信号の両方を検出することが必
要とされる。いずれにせよ、作動可能化回路７０
はライン８６を経てアドレスデコーダ７２及び７
４へ作動可能化信号を発生する。同様に、第２の
読み取りポート１８の作動可能化回路７６は、ラ
イン８８を経てｙデコーダ兼感知増巾器７８及び
ｘアドレスデコーダ８０へ作動可能化信号を発生
する。

各々の記憶セルの回路を検討することによつて
明らかなように、書き込み作動で記憶さるべきデ
ータは、配列体の列をアドレスするのに用いられ
る別々のライン対に対してエンコードされる。従
つて、第２図では図示簡単化のため、データライ
ン２０はｙ書き込みアドレスデコーダ６２への入
力として示されている。同様に、データライン２
８はｙ書き込みアドレスデコーダ６６へと入力と
して示されている。又、以下で明らかとなるよう
に、配列体１０の記憶セルから読み取られたデー
タは、配列体の列をアドレスするのに用いられる
別々のライン対に接続された回路によつて感知さ
れる。従つて、データ出力ライン４８はｙ読み取
りデコーダ兼感知増巾器７２からの出力として示
されており、そしてデータ出力ライン５０はｙ読
み取りデコーダ兼感知増巾器７８からの出力とし
て示されている。

各々のアドレスデコーダ６２，６４，６６，６
８，７２，７４，７８及び８０は機能的に同じも
のであり、記憶配列体１０の選択されたセルの行
又は列アドレスを入力として受け入れる。説明
上、配列体１０は16×16即ち256個のセルを有す
るものとして示され、それ故、各々の行アドレス
又は列アドレスは４ビツトワードのデータとして
入力される。各アドレスデコーダは、４ビツトの
アドレスを出力信号に変換し、そのデコーダから
の16本の出力ラインの１つに送出する。特に、ｙ
書き込みアドレスデコーダ６２は16本の出力ライ
ンYW１−０ないしYW１−１５を有している。
もう１つのｙ書き込みアドレスデコーダ６６は16
本の出力ラインYW２−０ないしYW２−１５を
有している。これら２組のラインは記憶配列体１
０のセルに列ごとに接続された列アドレスライン
である。従つて、列選択ラインYW１−０及び
YW２−０は、ゼロ列の全セル、即ち第２図のセ
ル０−０、セル１−０、……セル１５−０を通つ
て延びている。

同様に、列アドレスラインYW１−１及びYW
２−１は列１のセルを通つて延びており、そして
列アドレスラインYW１−１５及びYW２−１５
は最後の即ち第15列のセルを通つて延びている。
ｘ書き込みアドレスデコーダ６４及びもう１つの
ｘ書き込みアドレスデコーダ６８も同様に配列体
１０の行アドレスに各々用いられる16個の出力を
有している。特に、ｘ書き込みアドレスデコーダ
６４はラインＷ１−０ないしＷ１−１５に出力を
発生し、そしてｘ書き込みアドレスデコーダ６８
は出力ラインＷ２−０ないしＷ２−１５を有して
いる。この場合も、ラインＷ１−０及びＷ２−０
は配列体の最初の行即ちゼロ行の各セルを通つて
延び、ラインＷ１−１及びＷ２−１は配列体の第
１行のセルを通つて延び、……というようにし
て、ラインＷ１−１５及びＷ２−１５は配列体の
最後の行即ち第15行のセルを通つて延びている。

同様に、読み取りポート１６及び１８のデコー
ダ７２，７４，７８及び８０も２組の16本のアド
レスラインを有している。特に、ｙ読みデコーダ
兼感知増巾器７２はラインDL１−０ないしDL１
−１５に出力を与える。もう一方のｙ読み取りデ
コーダ兼感知増巾器７８は出力ラインDL２−０
ないしDL２−１５を有している。ラインDL１−
０及びDL２−０は配列体の最初の列即ちゼロ列
に接続され、ラインDL１−１及びDL２−１は配
列体の次の列即ち第１列に接続され、……という
ようにして、ラインDL１−１５及びDL２−１５
は配列体の最後の列即ち第15列の各セルに接続さ
れる。ｘ読み取りアドレスデコーダ７４はライン
WL１−０ないしWL１−１５に出力を発生し、
ｘ読み取りアドレスデコーダ８０はラインWL２
−０ないしWL２−１５に出力を発生する。これ
らのｘアドレスライン即ち行アドレスラインは行
方向に配列体を通して延びている。即ち、ライン
WL１−０及びWL２−０は最初の行即ちゼロ行
のセルを通り、ラインWL１−１及びWL２−１
は次の行即ち第１行のセルを通り、そしてライン
WL１−１５及びWL２−１５は最後の行即ち第
15行のセルを通る。

以上の説明及び第２図から明らかなように、配
列体の各セルは、書き込みのための２本の列アド
レスラインと、読み取りのための２本の列アドレ
スラインと、書き込みのための２本の行アドレス
ラインと、読み取りのための２本の行アドレスラ
インとを有している。配列体の記憶セルの説明か
ら明らかなように、４ポート配列体のこれら８本
のアドレスラインの幾つかは実際にはライン対で
あるが、第２図の論理構成は本装置の原理を説明
するためのものである。

配列体１０の各セルは、個々の読み取り及び書
き込みポート１２，１４，１６及び１８から送ら
れる信号に対して個々に応答する。従つて、行番
号をｒとしてそして列番号をｃとすれば、セルｒ
−ｃへ書き込む場合には、第１の書き込みポート
１２はラインYW１−ｃ及びＷ１−ｒに信号を与
えるように働く。第２の書き込みポート１４を経
て書き込みを行なう場合には、ラインYW２−ｃ
及びＷ２−ｒに信号が与えられる。データはYW
ラインにおいてエンコードされる。というのは、
これらラインの各々は実際には１ビツトのデータ
を転送できると共に列アドレス情報を与えること
のできる別々のライン対だからである。第１の読
み取りポート１６からセルｒ−ｃを読み取る場合
には、ラインDL１−ｃ及びWL１−ｒに適当な
信号が送られる。第２の読み取りポート１８から
読み取りを行なう場合には、ラインDL２−ｃ及
びWL２−ｒに信号が送られる。

第３図に示されたように、記憶配列体１０（第
１図）の各セルは、16個のNPNトランジスタＱ
１ないしＱ１６と、４個の抵抗Ｒ１，Ｒ２，Ｒ３
及びＲ４とを備えている。トランジスタＱ１及び
Ｑ２は一体的なトランジスタ対として形成され、
これらは共通のベース及び共通のコレクタを有し
ているが、エミツタ端子は２つの別々の端子であ
る。トランジスタＱ３及びＱ４，Ｑ５及びＱ６，
Ｑ７及びＱ８についても同じことが言える。読み
取りのための行アドレスラインはWL１，WL２，
WL１′及びWL２′で示され、セルを通して横方
向に延びるように示されており、書き込みのため
の行アドレスラインはＷ１及びＷ２で示され、こ
れもセルを通して横に延びるように示されてい
る。読み取りのための列アドレスラインはDL１
及び１並びにDL２及び２で示されている。
書き込みのための列選択・データ転送ラインは
YW１及びYW２並びにこれらに対応する反転ラ
イン１及び２である。

トランジスタＱ１及びＱ２のコレクタ端子は抵
抗Ｒ１を経てラインWL１に接続されている。同
様に、トランジスタＱ３及びＱ４のコレクタは抵
抗Ｒ２を経てラインWL１に接続され、トランジ
スタＱ５及びＱ６のコレクタは抵抗Ｒ３を経てラ
インWL２に接続され、そしてトランジスタＱ７
及びＱ８のコレクタは抵抗Ｒ４を経てラインWL
２に接続されている。トランジスタＱ１及びＱ４
のエミツタ端子はラインWL１′に接続され、ト
ランジスタＱ５及びＱ８のエミツタ端子はライン
WL２′に接続されている。トランジスタＱ２の
エミツタはラインDL１に接続され、トランジス
タＱ３のエミツタはライン１に接続され、ト
ランジスタＱ６のエミツタはライン２に接続
され、そしてトランジスタＱ７のエミツタはライ
ンDL２に接続されている。トランジスタＱ１及
びＱ４はフリツプ−フロツプを形成するように交
差接続され、即ち、トランジスタＱ１／Ｑ２のベ
ースはトランジスタＱ３／Ｑ４のコレクタに接続
され、そしてトランジスタＱ３／Ｑ４のベースは
トランジスタＱ１／Ｑ２のコレクタに接続され
る。同様に、トランジスタＱ５及びＱ８もフリツ
プ−フロツプを形成するように交差接続される。
即ち、トランジスタＱ５／Ｑ６のベースはトラン
ジスタＱ７／Ｑ８のコレクタに接続され、そして
トランジスタＱ７／Ｑ８のベースはトランジスタ
Ｑ５／Ｑ６のコレクタに接続される。

トランジスタＱ１が導通すると、抵抗Ｒ１間の
電圧降下によりトランジスタＱ１／Ｑ２のコレク
タは比較的低電圧状態にされる。この低レベル状
態はトランジスタＱ４のベースに伝わるので、ト
ランジスタＱ４は非導通状態のままであり、トラ
ンジスタＱ３／Ｑ４のコレクタは比較的高い電圧
レベルに保たれる。従来の単１ポート記憶セルに
おいては、トランジスタＱ１及びＱ４より成るこ
のフリツプ−フロツプの状態は、ラインDL１又
は１の一方に電流を流すことによつて変えら
れる。例えば、ライン１に電流が流された場
合には、トランジスタＱ３を経て電流が引き出さ
れ、トランジスタＱ１がオフになる。然し乍ら、
本発明の装置では、ラインDL１及び１は以下
で簡単に述べるように読み取りのみに使用される
のであつて、書き込みには使用されない。セルへ
のデータの書き込みは、トランジスタＱ１ないし
Ｑ４より成る４トランジスタ記憶ユニツトのコレ
クタの一方又は他方へ信号を直接与えることによ
り行なわれる。

トランジスタＱ９ないしＱ１６は次のように接
続される。トランジスタＱ９ないしＱ１２のベー
スはラインＷ１に共通接続され、トランジスタＱ
１３ないしＱ１６のベースはラインＷ２へ共通接
続される。トランジスタＱ９及びＱ１０のエミツ
タはラインYW１へ接続されそしてトランジスタ
Ｑ１３及びＱ１４のエミツタはラインYW２へ接
続される。トランジスタＱ１１及びＱ１２のエミ
ツタはライン１へ接続され、そしてトランジ
スタＱ１５及びＱ１６のエミツタはライン２
へ接続される。トランジスタＱ９及びＱ１３のコ
レクタはトランジスタＱ３及びＱ４のコレクタへ
接続される。トランジスタＱ１０及びＱ１４のコ
レクタはトランジスタＱ５及びＱ６のコレクタへ
接続される。トランジスタＱ１１及びＱ１５のコ
レクタはトランジスタＱ３及びＱ４のベースへ接
続され、これはトランジスタＱ１及びＱ２のコレ
クタへ直結されている。更に、トランジスタＱ１
２及びＱ１６のコレクタはトランジスタＱ５及び
Ｑ６のベースへ接続され、これはトランジスタＱ
７及びＱ８のコレクタへ直結される。

トランジスタＱ９ないしＱ１６より成るスイツ
チ回路を検討することにより明らかなように、記
憶セルの状態は、ラインＷ１又はＷ２の行選択信
号と、ラインYW１及び１又はYW２及び
YW２の列選択信号と、列アドレス信号の相対値
によつて伝達されるデータビツトとによつて適当
に作用を受ける。例えば、第１の書き込みポート
を用いた場合には、ラインＷ１が高レベルにされ
て特定の行がアドレスされ、トランジスタＱ９な
いしＱ１２のみがオンにされる。ラインYW１及
び１に列選択信号が送られると、これらライ
ンYW１及び１に与えられた信号レベルの相
対値に基いて、トランジスタＱ９及びＱ１０か又
はトランジスタＱ１１及びＱ１２かのいずれかが
作動される。YW１が高レベルでありそして
１が低レベルであれば、トランジスタＱ９及びＱ
１０がオンにされ、これにより抵抗Ｒ２及びＲ３
を経て電流が引き出される。従つてトランジスタ
Ｑ４及びＱ５のコレクタは低電圧となり、トラン
ジスタＱ１及びＱ８のコレクタは高電圧となる。
これとは逆方向にデータを記憶するためには、
YW１が低レベルにされ、トランジスタＱ１１及
びＱ１２並びに抵抗Ｒ１及びＲ４に電流が流さ
れ、これによりトランジスタＱ１及びＱ８のコレ
クタ電圧が低下される。同様に、第２の書き込み
ポートを用いた場合には、ラインＷ２がトランジ
スタＱ１３ないしＱ１６のみのベースに作用し、
ラインYW２及び２の相対的なレベル状態に
基いて、トランジスタＱ１３及びＱ１４が作動さ
れるか、又はトランジスタＱ１５及びＱ１６が作
動される。トランジスタＱ１３及びＱ１４のコレ
クタはトランジスタＱ９及びＱ１０のコレクタに
各々接続されておりそしてトランジスタＱ１５及
びＱ１６のコレクタはトランジスタＱ１１及びＱ
１２のコレクタに各々接続されているので、この
チヤンネルを通してのデータの記憶は、最初に述
べた書き込みチヤンネルを介してのデータの記憶
と同じ作用をもつことが明らかであろう。

記憶セルからデータを読み取る場合には、行の
選択としてラインWL１か又はラインWL２かの
いずれかを選択し、そして列の選択としてライン
DL１及び１か又はラインDL２及び２かの
いずれかを選択することによつて行なわれる。配
列体の各列には、選択されたデータセルの状態を
乱すことなくこの状態を取り出すために１対の感
知増巾器結合トランジスタが組合わされている。
これに対する回路は一般的なものであり、第１ポ
ート記憶セルに用いられるものと同様である。第
４図には一例としてその簡単な回路が示されてお
り、感知増巾器結合トランジスタQS１及びQS２
がラインDL１及び１に各々接続されている。
特に、トランジスタQS１のエミツタはラインDL
１に接続されそしてトランジスタQS２のエミツ
タはライン１に接続されている。トランジス
タQS１のコレクタは抵抗Ｒ５を経て電源電圧ラ
インに接続されそしてトランジスタQS２のコレ
クタは抵抗Ｒ６を経て同じ電源電圧ラインに接続
されている。これらトランジスタQS１及びQS２
のコレクタは、後述するように、感知されたデー
タを指示する。トランジスタQS１及びQS２のベ
ースはバイアス電圧V_THのラインに共通接続され
る。V_THは、記憶セルのフリツプ−フロツプ例え
ばＱ１−Ｑ４フリツプ−フロツプの論理高電圧と
論理低電圧との間の値に選択される。例えば、ト
ランジスタＱ４がオンであり、トランジスタＱ１
及びＱ２のコレクタが高電圧状態にあり、そして
トランジスタＱ３及びＱ４のコレクタが低電圧状
態にある場合には、トランジスタＱ３及びＱ４の
ベースも高レベルとなる。又、トランジスタＱ３
のエミツタも高レベルとなる。このエミツタはト
ランジスタQS２のエミツタに接続されているの
で、このトランジスタは導通しない。一方、トラ
ンジスタＱ１及びＱ２のベースはトランジスタ
QS１のエミツタと同様に低レベルに保たれ、ト
ランジスタQS１は導通する。

このようにして、トランジスタＱ１及びＱ４よ
り成るフリツプ−フロツプの状態はトランジスタ
QS１及びQS２のコレクタ端子において感知でき
る。ラインWL１の電圧は選択された行に対して
のみ高くなることに注意されたい。選択されない
行に対するラインWL１は低電圧レベルのままに
され、トランジスタＱ１又はＱ４のいずれかにス
タンバイ電流を流して、セルの記憶データ状態を
維持する。読み取りを行なうためにラインDL１
及び１に電流が流された時には、選択された
セルのトランジスタＱ２又はＱ３のいずれかにも
電流が流される。同じ例を用いると、トランジス
タＱ４がオンの場合に、トランジスタＱ３は読み
取り時にはオンにされるが、トランジスタＱ２は
オンにされず、トランジスタQS１にはDL１電流
が流れる。選択されなかつた行のセルに対して
は、ラインDL１及び１の読み取り電流により
トランジスタＱ２もＱ３もオにされない。

16個のトランジスタにおいて４個のアイソレー
トされたコレクタのみが使用されることが第３図
から明らかであろう。これは、装置の実装密度を
高くすると共に、モノリシツク形態での製造に適
するようにする。又、重要な技術は読み取り技術
であり、スイツチングトランジスタを用いて行が
選択されるのではなく、電源電圧を上げることに
よつてその行が選択される。選択された行の電源
電圧を上げるようにすることにより、ノイズ裕度
が非常に高くされると共に、その他の障害のおそ
れも非常にわずかとなる。

以上の説明より、本発明は、モノリシツク型半
導体記憶配列体の分野に著しい進歩をもたらすこ
とが明らかであろう。又、解説のために本発明の
特定の実施例を詳細に説明したが、本発明の精神
及び範囲から逸脱せずに種々の変更がなされ得る
ことも明らかであろう。従つて、本発明は特許請
求の範囲のみによつて規定されるものとする。

【図面の簡単な説明】

第１図は本発明により構成された多ポートレジ
スタフアイルのブロツク図、第２図は第１図の多
ポートレジスタフアイルの詳細なブロツク図、第
３図は第１図及び第２図の装置に用いられる記憶
セルの回路図、そして第４図は本発明装置のデー
タセルからデータをいかに読み取るかを示した部
分回路図である。 １０……記憶配列体、１２，１４……書き込み
ポート、１６，１８……読み取りポート、２０，
２８……データ入力ライン、２２，３０……書き
込みアドレスライン、２４，３２……書き込み可
能化ライン、２６，３４……ポート選択ライン、
４４，５４……ポート選択ライン、４６，５２…
…読み取りアドレスライン、４８，５０……デー
タ出力ライン、６０，６５，７０，７６……ポー
ト作動可能化回路、６２，６６……ｙ書き込みア
ドレスデコーダ、６４，６８……ｘ書き込みアド
レスデコーダ、７２，７８……ｙ読み取りアドレ
スデコーダ兼感知増巾器、７４，８０……ｘ読み
取りアドレスデコーダ。

Claims (1)

1. 【特許請求の範囲】 １ ノイズ裕度の大きい高密度モノリシツク型多
   ポートレジスタフアイルにおいて、このレジスタ
   フアイルは、行アドレス及び列アドレスを参照す
   ることによつて識別できる記憶セルの２次元配列
   体と、この配列体の選択されたセルにデータを記
   憶するように各々接続できる複数個のｎ個の書き
   込みポートと、上記配列体の選択されたセルから
   データを検索するように各々接続できる複数個の
   ｍ個の読み取りポートとを備え、上記書き込みポ
   ート及び読み取りポートはこれらを組合わせて同
   時に作動することができ、上記配列体の各セル
   は、選択されたデータ状態を記憶するｍ個のフリ
   ツプ−フロツプと、各書き込みポートごとに１対
   ずつあるｎ対のトランジスタスイツチとを備え、
   各対の一方のスイツチは上記フリツプ−フロツプ
   に第１データ状態を記憶するように作動し、そし
   て各対の他方のスイツチは上記フリツプ−フロツ
   プに第２データ状態を記憶するように作動し、上
   記配列体は、各行のセルを通して延びて上記各フ
   リツプ−フロツプに接続されていて、上記読み取
   りポートの１つによつて選択されなかつた行には
   第１の電圧レベルを与えそして選択された行には
   その第１の電圧レベルより高い電圧レベルを与え
   るｍ本の電源ラインと、上記配列体の各列を通し
   て延びて上記フリツプ−フロツプの対応するもの
   に接続されていて、上記フリツプ−フロツプのデ
   ータ状態を決定するｍ対の読み取りデータライン
   と、上記配列体の各行を通して延びていて、選択
   された行の各セルに含まれた１対の上記トランジ
   スタスイツチを作動可能にさせるｎ本の行選択ラ
   インと、上記配列体の各列を通して延びていて、
   上記配列体の選択された列にある作動可能にされ
   たトランジスタスイツチ対の１つを選択して、上
   記フリツプ−フロツプへ選択されたデータ状態を
   書き込むｎ対の列選択ラインとを備えたことを特
   徴とする多ポートレジスタフアイル。 ２ 各々の上記フリツプ−フロツプは、１対の交
   差結合されたNPNトランジスタを含み、その
   各々は更に別のエミツタを有し、上記読み取りデ
   ータラインは上記更に別のエミツタを経て上記ト
   ランジスタへ接続され、各々の上記トランジスタ
   スイツチは上記ｍ個のフリツプ−フロツプの各々
   にデータ信号を送るようにｍ個のNPNトランジ
   スタを備えている特許請求の範囲第１項に記載の
   多ポートレジスタフアイル。 ３ ｍ及びｎは各々２である特許請求の範囲第２
   項に記載の多ポートレジスタフアイル。 ４ ノイズ裕度の大きい高密度モノリシツク型多
   ポートレジスタフアイルにおいて、このレジスタ
   フアイルは、行アドレス及び列アドレスを参照す
   ることにより識別できる記憶セルの２次元配列体
   を備え、各々の記憶セルは、選択されたデータ状
   態を記憶する２つのフリツプ−フロツプと、２対
   のトランジスタスイツチとを備え、各対の一方の
   スイツチは上記フリツプ−フロツプに第１データ
   状態を記憶するように働き、各対の他方のスイツ
   チは上記フリツプ−フロツプに第２データ状態を
   記憶するように働き、記憶セルの上記配列体は、
   上記配列体の各行を通つて延びて上記２つのフリ
   ツプ−フロツプの各々に接続された２組の電源ラ
   インを備え、この電源ラインは選択された行に大
   きな電圧を送ることにより読み取りのための行ア
   ドレスを選択するように働き、更に上記配列体は
   上記配列体の各行を通つて延びている２対の列選
   択書き込みラインを備え、これらの２対の列選択
   書き込みラインはその一方の対にデータ状態信号
   が与えられた時に上記トランジスタスイツチの１
   つを作動可能にするように上記トランジスタスイ
   ツチに接続され、更に、上記配列体は２つの読み
   取りポートを備え、該読み取りポートは、各行の
   上記２組の電源ライン及び各列の上記２対の読み
   取りデータラインに接続されていて選択された記
   憶セルからいずれかの読み取りポートを経てデー
   タを読み取るようなアドレスデコード手段を含
   み、そして更に、上記配列体は２つの書き込みポ
   ートを備え、該書き込みポートは、各行の上記２
   つの行選択書き込みライン及び各列の上記２対の
   列選択書き込みラインに接続されていていずれか
   の書き込みポートを経て選択された記憶セルにデ
   ータを書き込むようなアドレスデコード手段を含
   み、これにより上記読み取りポート及び書き込み
   ポートは何らかの組合せで同時に作動されること
   を特徴とする多ポートレジスタフアイル。 ５ 各々の上記フリツプ−フロツプは２つの交差
   接続されたNPNトランジスタを含み、各々のト
   ランジスタは第２のエミツタを有し、各対の読み
   取りデータラインは上記第２のエミツタを経て上
   記フリツプ−フロツプに接続される特許請求の範
   囲第４項に記載のレジスタフアイル。 ６ 各々の上記トランジスタスイツチは２つの
   NPNトランジスタを含み、各トランジスタのコ
   レクタは個々の上記フリツプ−フロツプのトラン
   ジスタのコレクタに接続され、両トランジスタの
   ベースは上記行選択書き込みラインの１つに接続
   され、上記トランジスタのエミツタは上記列選択
   書き込みラインの１つに接続され、上記トランジ
   スタスイツチには全部で８個のNPNトランジス
   タがあるが、これらスイツチングトランジスタ及
   び上記フリツプ−フロツプを構成するトランジス
   タにおいてアイソレートされたコレクタは４つだ
   けである特許請求の範囲第５項に記載のレジスタ
   フアイル。 ７ ノイズ裕度の大きい高密度のモノリシツク型
   多ポートレジスタフアイルにおいて、このレジス
   タフアイルは、行アドレス及び列アドレスを参照
   することにより識別できる記憶セルの２次元配列
   体と、この配列体の選択されたセルにデータを記
   憶するように各々接続できる少なくとも２つの書
   き込みポートと、上記配列体の選択されたセルか
   らデータを検索するように各々接続できる少なく
   とも２つの読み取りポートとを備え、上記書き込
   みポート及び読み取りポートはこれらを組合わせ
   て同時に使用して上記配列体の選択されたセルヘ
   データを書き込んだりそこからデータを読み取つ
   たりすることができ、上記配列体の各セルは、コ
   レクタとベースとが交差接続されたフリツプ−フ
   ロツプを形成するような第１及び第２の２重エミ
   ツタトランジスタを各々含む複数個の記憶手段
   と、上記セルを通して行方向に延びる上記と同数
   の複数対のフリツプ−フロツプ電源ラインとを備
   え、各対の一方のラインは上記トランジスタのコ
   レクタに抵抗性結合されそして他方のラインは
   各々の上記トランジスタの一方のエミツタに接続
   され、更に上記配列体の各セルは、上記セルを通
   して列方向に延びる上記と同数の複数対の読み取
   りデータラインを備え、その一方のラインは上記
   第１のトランジスタの他方のエミツタに接続され
   そして他方のラインは上記第２のトランジスタの
   他方のエミツタに接続され、更に上記配列体の各
   セルは、各書き込みポートごとに１つずつあつて
   上記セルを通して行方向に延びている複数本の行
   選択書き込みラインと、書き込みポートごとに１
   対ずつあつて上記セルを通して列方向に延びてい
   る複数対の列選択・書き込みデータラインと、上
   記記憶手段へデータを記憶するように上記列選
   択・書き込みデータライン、上記行選択書き込み
   ライン、及び上記２重エミツタトランジスタのコ
   レクタへ接続された複数個のトランジスタスイツ
   チとを備え、各々の上記読み取りポートは個々の
   上記記憶手段を介して機能し、そして上記書き込
   みポートは上記読み取りポートには拘りなく上記
   行選択書き込みライン及び上記列選択・書き込み
   データラインを介して作動することを特徴とする
   多ポートレジスタフアイル。