JPH03219493A

JPH03219493A - 半導体記憶装置

Info

Publication number: JPH03219493A
Application number: JP2315132A
Authority: JP
Inventors: Kazuki Ninomiya; 二宮　和貴; Tomoharu Kawada; 友春河田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-11-21
Filing date: 1990-11-20
Publication date: 1991-09-26
Anticipated expiration: 2013-05-06
Also published as: JP2747944B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はマイクロプロセッサ等に用いられる半導体記憶
装置に関する。

従来の技術マイクロプロセッサは時代の要求に伴い、益々高速化が
図られている。マイクロプロセッサの高速化手法の一つ
として、レジスタウィンドウという構成のレジスタファ
イルが提案されている。

従来のレジスタファイルでは、レジスタの数が限られて
いたため、サブルーチン等に分岐した場合にメインルー
チンで使用したレジスタの値を残しておくと、サブルー
チンで使用できるレジスタが少なくなってしまうので、
サブルーチン分岐時にレジスタの値をメモリへ退避し、
使用できるレジスタを増やすことを行なっていた。また
、レジスタ数を増やすことも考えられるが、レジスタの
管理が大変になり、コンパイラでの負担が大きくなって
しまう。

これに対し、レジスタファイルを複数のウィンドウに分
割したレジスタウィンドウでは、ウィンドウをサブルー
チンへの分岐あるいはサブルーチンから戻るたびに切り
替えることにより、サブルーチン分岐時のレジスタデー
タのメモリ退避をなくし、マイクロプロセッサの処理を
高速化することができる。さらに、１ウインドウ内での
レジスタ数は３２程度なので、コンパイラの負担を大き
くすることがない利点がある。また、各ウィンドウ間の
レジスタは、一部が重なっており、重なっている部分に
おいてサブルーチン間のデータの受渡しができる構成に
なっている。したがって、このようなレジスタファイル
の構成では、重なっている部分のメモリセルは２つのア
ドレスを持つことになる。

このような一つのメモリセルに対し複数のアドレスを持
つような半導体記憶装置では、アドレスとメモリセルを
１対１に対応させるため、第１０図に示すようなアドレ
ス変換を行なっており、第１１図に示すようなレジスタ
ウィンドウ構成を採用した半導体記憶装置が使用されて
いる。この半導体記憶装置では、チャージ手段としてプ
リチャージ回路を用いており、クロックΦ１に同期して
動作が行なわれる。またこのレジスタファイルはウィン
ドウ数が８で、１ウィンドウ当りレジスタ数が３２で構
成されている。

次にこの半導体記憶装置の概略構成について説明する。

第１１図において、アドレス変換手段１は、外部からア
ドレス信号Ａ＋およびウィンドウ信号Ｗ＋を入力し、デ
コード手段２に出力する。

デコード手段２は、ワード線Ｗｒｌに接続され、ワード
、ＩＷｒｌは、メモリセルアレイ３内のメモリセル４の
第１２図に示す出力手段５に接続され、出力手段５は、
読み出し用ビット線Ｂｒに接続されている。読み出し用
ビット線Ｂｒはまた、第１１図に示すプリチャージ手段
６および入出力手段７に接続されている。またアドレス
変換手段８は、外部からアドレス信号Ｃｉとウィンドウ
信号Ｘｉを入力し、デコード手段９に出力する。デコー
ド手段９は、ワード線Ｗｗｌに接続され、ワード線Ｗｗ
ｌはメモリセルアレイ３内のメモリセル４の第１２図に
示す入力手段１０に接続され、入力手段１０は、書き込
み用ビット線Ｂｗに接続されている。入力手段１０と出
力手段５との間にはメモリ素子１１が接続されている。

また、０書き込み用ビット線Ｂｗは、第１０図に示す入出力手段
７に接続されている。

次に上記従来例の動作について説明する。まず、読み出
し動作では、外部からアドレス信号Ａｉとウィンドウを
指定するウィンドウ信号Ｗｉがアドレス変換手段１に入
力され、第１０図に示すアドレス変換を行ない、アドレ
ス信号Ｂｉとなる。アドレス信号Ｂｉは、デコード手段
２によりデコードされ、アドレス信号Ｂｉに対応するワ
ード線Ｗｒｌを駆動する。ワード線Ｗｒｌは、メモリセ
ルアレイ３内のメモリセル４の第１１図に示す出力手段
５を制御し、出力手段５は、プリチャージ回路６によっ
てプリチャージされた読み出し用ビット線Ｂｒをディス
チャージすることにより、メモリ素子１１のデータを読
み出し用ビット線Ｂｒに出力する。次いで読み出し用ビ
ット線ＢＴは、入出力手段７に入力され、入出力手段７
からメモリ素子１１のデータが外部に出力される。

次に書き込み動作では、外部からアドレス信号Ｃｉとウ
ィンドウを指定するウィンドウ信号Ｘｉがアドレス変換
手段８に入力され、第１０図に示すアドレスに変換し、
アドレス信号Ｄｉとなる。

アドレス信号Ｄ＋は、デコード手段９によりデコードさ
れ、アドレス信号Ｄｉに対応するワード線Ｗｗｌを駆動
する。外部から入力される書き込みデータは、入出力手
段７に入力され、書き込み用ビット４％　Ｂ　ｗに出力
される。ワード線Ｗ　ｗ　ｌは、メモリセルアレイ３内
のメモリセル４の第１２図に示す入力手段１０を制御し
、入力手段１０は、書き込み用ビット線Ｂｗのデータを
メモリ素子１１に出力し、書き込みデータはメモリ素子
１１に書き込まれる。

発明が解決しようとする課題しかしながら、このような従来の半導体記憶装置では、
アドレス変換のための処理時間が多く掛かるため、読み
出しおよび書き込み動作がアドレス変換に要する時間だ
け遅れ、その結果、読み出しおよび書き込み動作の高速
化が困難となっていた。

例えば、第１０図の斜線を施したアドレス信号１Ａ　ｉ　＝ｇ、ウィンドウ信号Ｗ　ｉ　＝　２と、アド
レス信号Ａ＋＝２４．ウィンドウ信号Ｗ　＋　＝　１の
とき、アドレス信号Ｂｉ＝３２に変換する場合を示すと
、Ｂｉ＝ＭＯＤ（（Ａ＋−８）＋Ｗｉｘ１６）（ただし、
ＭＯＤは剰余を表わす。）のような演算が必要である。このため、このような演算
結果のレジスタアドレスに対してレジスタのアクセスを
始めるため、全体としてアクセスが遅くなるという問題
があった。

本発明は上記問題点に鑑みてなされたもので、アドレス
変換を行なわずに、一つのメモリセルに対し複数個のア
ドレスが割り当てられている半導体記憶装置の読み出し
あるいは書き込み動作を行なうことを可能とし、その結
果、読み出しあるいは書き込み動作を高速化することの
できる半導体記憶装置を提供することを目的とする。

課題を解決するための手段上記目的を達成するために、本発明は次のような手段を
有する。

２本発明（１）は、メモリ素子のデータを一つの読み出し
用ビット線に出力するｎ個（ｎは自然数）の出力手段と
、この出力手段に接続される０本の読み出し用ワード線
と、一つの書き込み用ビット線のデータを入力してメモ
リ素子に出力するｍ個（ｍは自然数）の入力手段と、こ
の入力手段に接続されるｍ本の書き込み用ワード線とを
有するメモリセルを複数含んで構成されるメモリセルア
レイと、前記０本の読み出し用ワード線にそれぞれ接続
される読み出し用デコード手段と、前記読み出し用ビッ
ト線に接続されてこの読み出し用ビット線をチャージす
るチャージ手段と、前記読み出し用ビット線および書き
込み用ビット線に接続されて、前記読み出し用ビット線
のデータを外部へ出力し、また外部のデータを前記書き
込み用ビット線に出力する入出力手段と、前記ｍ本の書
き込み用ワード線にそれぞれ接続される書き込み用デコ
ード手段とを有する半導体記憶装置である。

また本発明（２）は、メモリ素子のデータを３４ビット線に入出力するｎ個（ｎは自然数）の入出力手段
と、この入出力手段に接続されるｎ木のワード線を有す
るメモリセルを複数含んで構成されるメモリセルアレイ
と、前記０本のワード線にそれぞれ接続されるデコード
手段と、前記ビット線に接続されて前記ビット線をチャ
ージするチャージ手段と、前記ビット線に接続されて、
前記ビット線のデータを外部へ出力し、また外部のデー
タを前記ビット線に出力する入出力手段とを有すること
を特徴とする半導体記憶装置である。

また本発明（３）は、メモリセルと、このメモリセルに
接続される０本（ｎは自然数）のビット線およびｍ本（
ｍは自然数）のワード線を複数含んで構成されるメモリ
セルアレイと、外部からアドレス信号および制御信号を
入力してデコードを行なうデコード部と、このデコード
部出力を入力して前記ワード線を駆動するワード線駆動
部とによって構成されるアドレスデコード部と、前記ビ
ット線に接続されて前記ビット線をチャージするチャー
ジ手段と、前記ビット線に接続されて、前記ビット線の
データを外部へ出力し、また外部のデータを前記ビット
線に出力する入出力手段とを有し、前記デコード部がア
ドレス信号および制御信号の論理積と論理和をとる機能
を有することを特徴とする半導体記憶装置である。

また本発明（４）は、本発明（３）記載のデコード部と
して、アドレス信号を入力してデコードを行なうａ個（
ａは自然数）のデコード手段と、このデコード手段出力
の論理和をとるゲートとによって構成される。

また本発明（５）は、本発明（３）記載のデコード部と
して、デコードするビット数と制御信号分の一導伝型の
トランジスタからなる直列トランジスタをａ個（ａは自
然数）並列接続したものと、他導伝型のトランジスタと
によって構成されており、ａ個のそれぞれの直列トラン
ジスタの一方が第１の電位に接続され、もう一方が前記
トランジスタに接続されて出力になり、前記トランジス
タのもう一方が第２の電位に接続されている。

また本発明（６）は、本発明（３）、（４）、５６（５）のいずれかの記載のメモリセルアレイが、メモリ
素子のデータを読み出し用ビット線に出力する出力手段
と、この出力手段に接続される読み出し用ワード線と、
書き込み用ビット線のデータを入力し、前記メモリ素子
に出力する入力手段と、この入力手段に接続される書き
込み用ワード線を有するメモリセルを複数含んで構成さ
れ、チャージ手段が読み出し用ビット線に接続され、さ
らに入出力手段が前記読み出し用ビット線および書き込
み用ビット線に接続されて、読み出し用ビット線のデー
タを外部に出力し、また外部データを前記書き込み用ビ
ット線に出力する構成を有する。

作用本発明（１）は、上記構成により、読み出しアドレスを
デコードして選択するｎ個のデコード手段および前記ｎ
個のデコード手段に接続されて選択されたメモリセルの
データを読み出し用ビット線に出力するｎ個の出力手段
と、書き込みアドレスをデコードして選択するｍ個のデ
コード手段および前記ｍ個のデコード手段に接続されて
選択されたメモリセルに書き込み用ビット線のデータを
出力して書き込むｍ個の入力手段とを有することにより
、前記デコード手段により重なっているアドレスを各々
デコードし、それぞれに対応するワード線を駆動するこ
とにより、メモリセルを選択してアクセスを行なうこと
を可能とするものである。

また本発明（２）は、上記構成により、アドレスをデコ
ードして選択するデコード手段およびこのデコード手段
にそれぞれ接続されて選択されたメモリセルのデータを
ビット線に人出力する入出力手段とを有することにより
、前記デコード手段により重なっているアドレスをそれ
ぞれデコードし、それぞれに対応するワード線を駆動す
ることにより、メモリセルを選択してアクセスを行なう
ことを可能とするものである。

また本発明（３）、（４）、（５）、（６）は、上記構
成により、１つのメモリセルに対し複数のアドレスが割
り当てられている半導体記憶装置　７８置において、割り当てられているアドレスをそれぞれデ
コードし、論理和をとってワード線を駆動することによ
り、割り当てられたアドレスのうちのどれかが選択され
ればワード線を駆動することが可能となり、複数のアド
レスが割り当てられていてもアドレス変換を行なわずに
読み出しおよび書き込み動作を行なうことを可能にする
ものである。

よって本発明によれば、アドレス変換を行なわずに読み
出しまたは書き込み動作を行なうことが可能となり、読
み出しまたは書き込み動作を高速化することができると
いう効果がある。

実施例第１図は本発明の請求項（１）記載の半導体記憶装置の
一実施例を示すレジスタウィンドウ構成の半導体記憶装
置の概略ブロック図である。この実施例は、ウィンドウ
数が８で、１ウインドウ当たりのレジスタ数が３２のも
のである。第１図において、１０１は１３６ワード×３
２ビツトのメモリセルアレイであり、１０２はその中の
一つのメモリセルである。一つのメモリセル１０２は、
第２図に示すように、メモリセル１０２内のデータを一
つの読み出し用ビット線Ｂｒに出力する出力手段１０３
，１０４と、これら出力手段１０３．１０４に接続され
る読み出し用ワード線Ｗｒ１、Ｗｒ２とを有し、また一
つの書き込み用ビット線Ｂｗのデータを入力してメモリ
セル１０２に出力する入力手段１０５，１０６と、これ
ら入力手段１０５．１０６に接続される書き込み用ワー
ド線ＷＷＩ、ＷＷ２とを有する。１０７は出力手段１０
３，１０４と入力手段１０５，１０６との間に接続され
たメモリ素子である。

また、第１図において、１０８，１０９は読み出し用の
デコード手段であり、ワード線駆動部１１０およびアド
レス信号Ａｔとウィンドウ信号Ｗｉに接続されている。

ワード線駆動部１１０は、デコード手段１０８，１０９
およびワード線Ｗｒｌ　、　Ｗ　ｒ　２に接続されてい
る。１１１はクロックΦ１および読み出し用ビット線Ｂ
ｒに接続してこれをチャージするプリチャージ回路であ
る。１１９０２は読み出し用ビット線Ｂｒおよび書き込み用ビット線
Ｂｗに接続されて読み出し用ビット線Ｂｒのデータを外
部へ出力し、また外部のデータを書き込み用ビット線Ｂ
ｗに出力する入出力手段である。１１３，１１４は書き
込み用のデコード手段であり、ワード線駆動部１１５お
よびアドレス信号Ｃｉとウィンドウ信号Ｘｉに接続され
ている。ワード線駆動部１１５は、デコード手段１０３
．１０４およびワード線ＷＷＩ、ＷＷ２に接続されてい
る。

読み出し用のデコード手段１０８，１０９と書き込み用
のデコード手段１０３，１０４とは同じ構成を備えてい
る。プリチャージ回路１１１は、クロックΦ１に同期し
て動作が行なわれる。メモリセルアレイ１０１は、第３
図に示すように、アドレスの割り当てが８ワード毎に二
つのアドレスが重なる構造になっている。

次に上記実施例の動作について説明する。まず、読み出
し動作では、第１図中、アドレス信号Ａ＋およびウィン
ドウを指定するウィンドウ信号Ｗ＋は、デコード手段１
０８，１０９に入力され、その出力がワード線駆動部１
１０に入力され、ワード線駆動部１１０によりワード線
Ｗｒｌまたはワード線Ｗｒ２が駆動される。またアドレ
スが重なっていない部分ではデコード手段１０８．１０
９のどちらかにデコードさせてワード線を駆動している
。ワード線Ｗｒｌまたはワード線Ｗ　ｒ　２が駆動され
ると、第２図に示すメモリセル１０２内の出力手段１０
３あるいは出力手段１０４が第１図中のプリチャージ回
路１１１によりプリチャージされた読み出し用ビット線
Ｂｒをメモリ素子１０７のデータに対応してディスチャ
ージすることにより、メモリ素子１０７のデータが読み
出し用ピッｉ％Ｂｒに出力される。次いで読み出し用ビ
ット線Ｂｒに接続された入出力手段１１２が読み出し用
ビット線Ｂｒのデータを外部に出力する。

上記動作において、例えば第３図に示すアドレスが８で
ウィンドウが２と、アドレスが２４でウィンドウが１の
斜線を施したアドレスが重なっ１２ている部分では、アドレス信号Ａｉが８でウィンドウ信
号Ｗｉが２の場合はワード線Ｗｒｌが駆動され、またア
ドレス信号Ａｉが２４でウィンドウ信号Ｗ＋が１の場合
はワード線Ｗ　ｒ　２が駆動されるように、デコード手
段１０８，１０９がコーディングされている。これによ
り、アドレスの変換なしに同一のメモリセル１０２を選
択することが可能となり、高速な読み出しが可能となる
。

一方、書き込み動作では、アドレス信号Ｃｉおよびウィ
ンドウを指定するウィンドウ信号Ｘｉはデコード手段１
０３，１０４に入力され、その出力がワード線駆動部１
１５に入力され、ワード線駆動部１１５によりワード線
Ｗｗｌまたはワード線ＷＷ２が駆動される。またアドレ
スが重なっていない部分では、デコード手段１０３，１
０４のどちらかにデコードさせてワード線を駆動してい
る。また、外部から入出力手段１１２にデータが入力さ
れ、入出力手段１１２から書き込み用ビット線Ｂｗにデ
ータが出力される。ワード線Ｗｗｌまたはワード線Ｗｗ
２が駆動されることにより、第２図中の入力手段１０５
または入力手段１０６が書き込み用ビット線Ｂｗからメ
モリ素子１０７にデータを出力し、メモリ素子１０７に
データを書き込む。

上記動作において、同様に第３図に斜線で示すアドレス
が８でウィンドウが２と、アドレスが２４でウィンドウ
が１のアドレスが重なっている部分では、アドレス信号
Ｃｉが８でウィンドウ信号Ｘｉが２の場合はワード線Ｗ
　ｗ　ｌが駆動され、またアドレス信号Ｃｉが２４でウ
ィンドウ信号Ｘｉが１の場合は、ワード線Ｗｗ２が駆動
されるように、デコード手段１０３．１０４がコーディ
ングされている。これにより、アドレスの変換なしに同
一のメモリセル１０２を選択することが可能となり、高
速な書き込みが可能となる。

なお、上記実施例はｎ＝２．ｍ＝２の場合であるが、他
の場合も同様な効果が得られる。また、上記実施例は書
き込みポートが１つで読み出しポートが１つの場合のレ
ジスタファイルであるが、他のポート構成のレジスタフ
ァイルにおいて３４も、読み出し用あるいは書き込み用ビット線を複数にす
ることにより実施可能である。また、読み出しのみある
いは書き込みのみに本発明を適応することも可能である
。

本発明をマルチポート化し、書き込みポート０本、読み
出しポートル本、書き込みアドレスの重なりをｍ１読み
出しアドレスの重なりをｎとした場合のメモリセルの構
成例を第４図に示す。第４図において、１１６，１１７
は入力手段であり、それぞれ０本の書き込み用ビット線
Ｂｗｌ〜ＢｗＯおよびｍｘｏ本の書き込み用ワード線Ｗ
ｗｌｌ〜Ｗｗ　ｍ　１　、　Ｗｗ　１　ｏ　〜Ｗｗ　ｍ
　ｏが接続されている。１１８，１１９は出力手段であ
り、それぞれｐ本の読み出し用ビット線Ｂｒｌ〜Ｂｒｐ
およびｎｘｐ本の読み出し用ワード線Ｗｒｌｌ〜Ｗｒｎ
１　、　Ｗｒ　１　ｏ−Ｗｒ　ｎ　ｐが接続されている
。１２０は入力手段１１６．１１７と出力手段１１８゜
１１９との間に接続されたメモリ素子である。この実施
例においても同様な効果を得ることができる。

上記各実施例のようにプリチャージ回路を用いるのでは
なく、プルアップ回路等を用いてチャージ手段を構成す
ることも可能である。また上記各実施例は、入力手段］
、０５．１０６および１１６．１１７と出力手段１０３
，１０４および１１８．１１９とがＣＭＯ８構成のもの
であるが、他のデバイスでも実施可能である。また、ア
ドレスが重なっていない部分をデコード手段のどちらか
一つに割り当てることもできるが、割り当てたデコード
手段だけが負荷容量が大きくなり、アクセスが遅くなっ
てしまうので、アドレスを各デコード手段に均等に割り
当てることにより、デコード手段の負荷容量を均等にす
ることができ、結果として１つに割り当てた場合と比較
して負荷容量を小さくすることができ、高速化すること
ができる。

第５図は本発明の請求項（２）記載の半導体記憶装置の
一実施例を示すレジスタウィンドウ構成の半導体記憶装
置の概略ブロック図である。この実施例は、ウィンドウ
数が８で、１ウィンドウ当５６たりのレジスタ数が３２のものである。第５図において
、２０１は１３６ワード×３２ビツトのメモリセルアレ
イであり、２０２はその中の一つのメモリセルである。

一つのメモリセル２０２は、第６図に示すように、メモ
リセル２０２内のデータをビット線Ｂｌ、Ｂ２に入出力
する入出力手段２０３．２０４と、こられ入出力手段２
０３，２０４に接続されるワード線Ｗｌ、Ｗ２とを有す
る。２０５は入出力手段２０３，２０４内に接続された
メモリ素子である。第５図において、２０６．２０７は
デコード手段であり、ワード線駆動部２０８およびアド
レス信号Ａｉとウィンドウ信号Ｗｉに接続されている。

ワード線駆動部２０８は、デコード手段２０６，２０７
およびワード線Ｗｌ、Ｗ２に接続されている。２０９は
クロックΦ１およびビット線Ｂｌ、Ｂ２に接続されてこ
れをチャージするプリチャージ回路である。２１０はビ
ット線Ｂｌ、Ｂ２に接続されてビット線Ｂ１のデータを
外部へ出力し、また外部のデータをビット線Ｂｌ、Ｂ２
に出力する入出力手段である。２１１は、入出力手段２
１０内に設けられたセンスアンプ、２１２はバッファ、
２１３はインバータである。

デコード手段２０６，２０７はそれぞれ同じ構成を備え
ている。プリチャージ回路２０９は、クロックΦ１に同
期して動作が行なわれる。メモリセルアレイ２０１は、
第３図に示すように、アドレスの割り当てが８ワード毎
に二つのアドレスが重なる構造になっている。

次に上記実施例の動作について説明する。まず、読み出
し動作では、第５図中、アドレス信号Ａｉおよびウィン
ドウを指定するウィンドウ信号Ｗ＋は、デコード手段２
０６．２０７に入力され、その出力がワード線駆動部２
０８に入力され、ワード線駆動部２０８によりワード線
Ｗ１またはワード線Ｗ２が駆動される。またアドレスが
重なっていない部分では、デコード手段２０６゜２０７
のどちらかにデコードさせてワード線を駆動している。

ワード線Ｗ１またはワード線Ｗ２が駆動されると、第６
図に示すメモリセル２０２内７８の入出力手段２０３または入出力手段２０４が、第５図
中のプリチャージ回路２０９によりプリチャージされた
ビット線Ｂ１またはビット線Ｂ２をメモリ素子２０５の
データ（４対応してディスチャージすることにより、メ
モリ素子２０５のデータがビット線Ｂ１またはビット線
Ｂ２に電位差として出力される。このとき発生する電位
差は小さいため、次いで制御信号ＲＥが入力されると、
ビット線Ｂｌ、Ｂ２に接続された入出力手段２１０内の
センスアンプ２１１がビット線Ｂ１と８２の電位差を増
幅し、ビット線のデータを外部に出力する。

上記動作において、例えば第３図に示すアドレスが８で
ウィンドウが２と、アドレスが２４でウィンドウが１の
斜線を施したアドレスが重なっている部分では、アドレ
ス信号Ａ＋が８でウィンドウ信号Ｗｉが２の場合はワー
ド線Ｗ１が駆動され、またアドレス信号Ａ＋が２４でウ
ィンドウ信号Ｗ＋が１の場合はワード線Ｗ２が駆動され
るように、デコード手段２０６，２０７がコーディング
されている。これにより、アドレスの変換なしに同一の
メモリセル２０２を選択することが可能となり、直５．
’！工な読み出しが可能となる。

一方、書き込み動作では、同様にアドレス信号Ａ＋およ
びウィンドウを指定するウィンドウ信号Ｗ＋はデコード
手段２０６，２０７に入力され、その出力がワード線駆
動部２０８に入力され、ワード線駆動部２０８によりワ
ード線Ｗ１またはワード線Ｗ２が駆動される。またアド
レスが重なっていない部分では、デコード手段２０６，
２０７のどちらかにデコードさせてワード線を駆動して
いる。また外部から入出力手段２１０にデータが入力さ
れ、制御信号ＷＥが入力されると、入出力手段２１０内
のバッファ２１２とインバータ２１３により、ビット線
Ｂ１およびＢ２にそれぞれデータが出力される。ワード
線Ｗ１またはワード線Ｗ２が駆動されることにより、第
６図中の入出力手段２０３または入出力手段２０４がビ
ット線Ｂｌ、Ｂ２からメモリ素子２０５にデータを出力
し、メモリ素子２０５にデータを書き込む。

９０上記動作において、同様に第３図に斜線で示すアドレス
が８でウィンドウが２と、アドレスが２４でウィンドウ
が１のアドレスが重なっている部分では、アドレス信号
Ａｉが８でウィンドウ信号Ｗｉが２の場合はワード線Ｗ
１が駆動され、またアドレス信号Ａ＋が２４でウィンド
ウ信号Ｗ＋が１の場合はワード線Ｗ２が駆動されるよう
に、デコード手段２０６，２０７がコーディングされて
いる。これにより、アドレスの変換なしに同一のメモリ
セル２０２を選択することが可能となり、高速な書き込
みが可能となる。

なお、上記実施例はｎ＝２の場合であるが、他の場合も
同様な効果が得られる。また、アドレスが重なっていな
い部分をデコード手段のどちらか一つに割り当てること
もできるが、割り当てたデコード手段だけが負荷容量が
大きくなり、アクセスが遅くなってしまうので、アドレ
スを各デコード手段に均等に割り当てることにより、デ
コード手段の負荷容量を均等にすることができ、結果と
して１つに割り当てた場合と比較して負荷容量を小さく
することができ、高速化することができる。またこの実
施例のようなプリチャージ回路ではなく、プルアップ回
路等を用いてチャージ手段を構成することも可能である
。また入出力手段２０３．２０４はＣＭＯ８構成のもの
であるが、他のデバイスでも実施例可能である。

第７図は本発明の請求項（３）、（４）、（５）、（６
）、（７）、（９）記載の半導体記憶装置の一実施例の
レジスタウィンドウ構成の半導体記憶装置の概略ブロッ
ク図である。本実施例はウィンドウ数が８で、１ウィン
ドウ当りのレジスタ数が３２のものである。第７図にお
いて、３０１は１３６ワード×３２ビツトのメモリセル
アレイであり、３０２はその中の一つのメモリセルであ
る。一つのメモリセル３０２は、第８図に示すように、
メモリセル３０２内のメモリ素子３０３のデータをビッ
ト線Ｂｒに出力する出力手段３０４と、この出力手段３
０４に接続されるワード線Ｗｒｌを有し、また書き込み
用ビット線Ｂｗのデータを入力してメモリセル３０２内
のメモリ素１２子３０３に出力する入力手段３０５と、この入力手段３
０５に接続されるワード線Ｗｗｌを有する。

第７図において、３ｏ６はアドレス信号ＡＩとウィンド
ウ信号Ｗｉとワード線Ｗｒｌに接続される読み出し用の
アドレスデコード部である。アドレスデコード部３０６
は、アドレス信号Ａ＋とウィンドウ信号Ｗｉとクロック
Φ１を入力とするデコード部３０７と、このデコード部
３０７とワード線Ｗｒｌに接続されるワード線駆動部３
０８とによって構成されている。デコード部３０７は、
さらにアドレス信号Ａ＋とウィンドウ信号Ｗｉに接続さ
れるデコード手段３０９，３１０と、クロックΦ１とデ
コード手段３０９．３１０とワード線駆動部３０８に接
続されるゲート３１１とにより構成されている。３１２
は読み出し用ビット線Ｂｒに接続されてこれをチャージ
するプリチャージ回路である。３１４は読み出し用ビッ
ト線Ｂｒおよび書き込み用ビット線Ｂｗに接続されて読
み出し用ビット線Ｂｒのデータを外部へ出力し、また外
部のデータを書き込み用ビット線ＢＷに出力する入出力
手段である。

３１５はアドレス信号Ｃｉとウィンドウ信号Ｘｉとクロ
ックΦ１に接続される書き込み用のアドレスデコード部
である。アドレスデコード部３１５は、アドレス信号Ｃ
ｉとウィンドウ信号ＸｉとクロックΦ１を入力とするデ
コード部３１６と、このデコード部３１６とワード線Ｗ
ｗｌに接続されるワード線駆動部３１７とによって構成
されている。デコード部３１６は、さらにアドレス信号
Ｃｉとウィンドウ信号Ｘｉに接続されるデコード手段３
１８，３１９と、クロックΦ１とデコード手段３１８．
３１９とワード線駆動部３１７に接続されるゲート３２
０とにより構成されている。

デコード手段３０９，３１０，３１８，３１９は互いに
同じ構成を備えており、またゲート３１１．３２０も互
いに同じ構成を備えており、さらにまたワード線駆動部
３０８，３１７もまた互いに同じ構成を備えている。プ
リチャージ回路３１２は、クロックΦ１に同期して動作
が行なわれ３４る。また制御信号としてクロックΦ１を用いている。メ
モリセルアレイ３０１は、第３図に示すように、アドレ
スの割り当てが８ワードごとに２つのアドレスが重なる
構造になっている。

次に上記実施例の動作について説明する。まず、読み出
し動作では、第７図中、アドレス信号Ａｉおよびウィン
ドウを指定するウィンドウ信号Ｗｉはアドレスデコード
部３０６内のデコード部３０７のデコード手段３０９，
３１０に入力され、デコード手段３０９，３１０の出力
がゲート３１１に入力される。ゲート３１１でデコード
手段３０９，３１０の論理和かとられるため、デコード
手段３０９，３１０の出力のどちらかが駆動され、クロ
ックΦ１がハイレベルになると、ゲート３１１の出力は
ワード線駆動部３０８を駆動し、ワード線駆動部３０８
はワード線Ｗｒｌを駆動する。ワード線Ｗｒｌが駆動さ
れると、第８図に示すメモリセル３０２内の出力手段３
０４が第７図中のプリチャージ回路３１２によりプリチ
ャージされた読み出し用ビット線Ｂｒをメモリ素子３０
３のデータに対応してディスチャージすることにより、
メモリ素子３０３のデータがピッ［１１Ｂ　ｒに出力さ
れる。次いでビット線Ｂｒに接続された入出力手段３１
４がビット線Ｂｒのデータを外部に出力する。

上記動作において、例えば第３図に示すアト１ノスが８
でウィンドウが２と、アドレスが２４でウィンドウが１
の斜線を施した重なっている部分では、アドレス信号Ａ
＋が８でウィンドウ信号Ｗｉが２の場合はデコード手段
３０９が、またアドレス信号Ａ＋が２４でウィンドウ信
号Ｗｉが１の場合はデコード手段３１０の出力が駆動す
るように、デコード手段３０９，３１０がコーディング
されている。これにより、アドレスの変換なしに同一の
メモリセルを選択することが可能となり、高速な読み出
しが可能となる。

またアドレスが重なっていない部分では、デコード手段
３０９，３１０のどちらかにデコードさせ、その出力が
ワード線駆動部３０８に入力され、クロックΦ１がハイ
レベルになれば、ワード５線Ｗ　ｒ　ｌを駆動する。

一方、書き込み動作では、アドレス信号Ｃｉおよびウィ
ンドウを指定するウィンドウ信号Ｘｉはアドレスデコー
ド部３１５内のデコード部３１６のデコード手段３１８
，３１９に入力され、デコード手段３１８，３１９の出
力はゲート３２０に入力される。ゲー）３２０でデコー
ド手段３１８．３１９の出力の論理和がとられるため、
デコード手段３１８，３１９の出力のどちらかが駆動さ
れ、クロックΦ１がハイレベルになると、ゲー）３２０
の出力は、ワード線駆動部３１７を駆動し、ワード線駆
動部３１７によりワード線Ｗｗ１が駆動される。また外
部から入出力手段３１４にデータが入力され、入出力手
段３１４からビット線Ｂｗにデータが出力される。ワー
ド線Ｗｗ１が駆動されることにより、第８図中の入力手
段３０５がビット線Ｂｗからメモリ素子３０３にデータ
を出力して、メモリ素子３０３にデータを書き込む。

上記動作において、同様に第３図に示すアドレ６スが８でウィンドウが２とアドレスが２４でウィンドウ
が１の斜線を施した重なっている部分では、アドレス信
号Ｃｉが８でウィンドウ信号Ｘｉが２の場合はデコード
手段３１８の出力が、またアドレス信号Ｃｉが２４でウ
ィンドウ信号Ｘｉが１の場合はデコード手段３１９の出
力が駆動するように、デコード手段３１８，３１９がコ
ーディングされている。これにより、アドレスの変換な
しに同一のメモリセルを選択することが可能となり、高
速な書き込みが可能となる。

なお本実施例は、書き込み１ポート、読み出し１ポート
の半導体記憶装置であるが、第４図で説明したように、
その他のボート構成も読み出し用あるいは書き込み用ビ
ット線を複数にすることにより可能である。また本実施
例では、書き込みと読み出しを別ボートで行なっている
が、第６図のようなメモリセルで入出力手段１つで構成
したものを用いることにより、通常のスタティックＲＡ
ＭあるいはダイナミックＲＡＭのように書き込みと読み
出しを同一のデコード手段で行なっている７８場合も適用可能である。さらにまた、読み出しのみある
いは書き込みのみに本発明を適応することも可能である
。また、デコード手段のコーディングとしてアドレスが
重なっていない部分をデコード手段のどちらかに割り振
ってもよいが、そのデコード手段の負荷容量が大きくな
りデコード速度が他のデコード手段よりも遅くなってし
まうので、それぞれのデコード手段に均等にアドレスを
割り当てることにより、デコード手段の負荷容量を均等
にできるため、デコード速度が均一化され、結果として
高速化することが可能となる。またアドレスの重なりが
ｏ（ｏは自然数）となっても論理和を０本とることによ
り実現可能である。

さらにまた、本実施例のようにプリチャージ回路ではな
く、プルアップ回路等を用いてチャージ手段を構成する
ことも可能であり、出力手段３０４および入力手段３０
５としてＭＯＳトランジスタを用いているが、バイポー
ラトランジスタ等も使用可能である。

第９図は本発明の請求項（８）、（９）記載の半導体記
憶装置の一実施例のレジスタウィンドウ構成の半導体記
憶装置の概略ブロック図を示す。

本実施例はウィンドウ数が８で、１ウィンドウ当りのレ
ジスタ数が３２のものである。第９図において、４０１
は１３６ワード×３２ビツトのメモリセルアレイであり
、４０２はその中の一つのメモリセルである。一つのメ
モリ素子４０３の構成は第８図に示すものと同じである
。すなわち、メモリセル４０２内のデータを一つの読み
出し用ビット線Ｂｒに出力する出力手段４０４と、この
出力手段４０４に接続されるワード線Ｗｒｌを有し、ま
た一つの書き込み用ビット線Ｂｗのデータを入力してメ
モリ素子４０３に出力する入力手段４０５と、この入力
手段４０５に接続されるワード線Ｗｗｌとを有する。

第９図において、４０６はアドレス信号Ａｉとウィンド
ウ（ｆ号ＷｉとクロックΦ１とワード＆％Ｗｒ１に接続
されるアドレスデコード部である。アドレスデコード部
４０６は、アドレス信号Ａｉとウィンドウ信号Ｗｉとク
ロックΦ１に接続されて９０いる直列トランジスタ４０７，４０８およびクロックΦ
１に接続されているトランジスタ４０９を有するデコー
ド部４１０と、デコード部４１０の出力とワード線Ｗｒ
ｌに接続されているワード線駆動部４１１とにより構成
されている。４１２はビット線Ｂｒに接続されてこれを
チャージするプリチャージ回路である。４１３はビット
線Ｂｒおよびビット線Ｂｗに接続されてビット線Ｂｒの
データを外部へ出力し、また外部のデータをビット線Ｂ
ｗに出力する入出力手段である。４１４はアドレス信号
Ｃｉとウィンドウ信号ＸｉとクロックΦ１に接続される
アドレスデコード部である。

４１５は、アドレスデコード部４１１の出力とワード線
Ｗｗｌに接続されているワード線駆動部である。

アドレスデコード部４０６，４１４は同じ構成を備えて
いる。直列トランジスタ４０７，４０８はｎｃｈ）ラン
ジスタで構成されている。トランジスタ４０９はｐｃｈ
トランジスタで構成されている。デコード部４１０の制
御信号としてクロックΦ１を用いている。プリチャージ
回路４１０は、クロックΦ１に同期して動作が行なわれ
る。

メモリセルアレイ４０１は、第３図に示すように、アド
レスの割り当てが８ワード毎に二つのアドレスが重なる
構造になっている。

次に上記実施例の動作について説明する。まず、読み出
し動作では、第９図中、アドレス信号Ａｉおよびウィン
ドウを指定するウィンドウ信号Ｗ＋およびクロックΦ１
は、アドレスデコード部４０６内のデコード部４１０に
入力され、デコード部４１０内の直列トランジスタ４０
７，４０８によってデコードが行なわれる。第９図中の
ノードＤは、クロックΦ１がロウレベルのとき、トラン
ジスタ４０９によってプリチャージが行われている。そ
の間は、直列トランジスタ４０７，４０８にもクロック
Φ１が入力されているため、直列トランジスタ４０７．
４０８はオフ状態になっている。クロックΦ１がハイレ
ベルになり、直列トランジスタ４０７．４０８のどちら
かがすべて導通するようなアドレス信号Ａ＋およびウィ
ンドウ１２信号Ｗｉが入力されると、ノードＤはロウレベルとなり
、ワード線Ｗｒｌが駆動される。ワード線Ｗｒｌが駆動
されることにより、第８図に示すメモリセル中の出力手
段４０５が第９図中のプリチャージ回路４１２によりプ
リチャージされた読み出し用ビット線Ｂｒをメモリ素子
４０３のデータに対応してディスチャージすることによ
り、メモリ素子４０３のデータが読み出し用ビット線Ｂ
ｒに出力される。読み出し用ビット線Ｂｒに接続された
入出力手段４１３は、読み出し用ビット線Ｂｒのデータ
を外部に出力する。

上記動作において、例えば第３図に示すアドレスが８で
ウィンドウが２と、アドレスが２４でウィンドウが１の
斜線を施した重なっている部分では、アドレス信号Ａｔ
が８でウィンドウ信号Ｗｉが２の場合は、デコード部４
１０内の直列トランジスタ４０７がすべて導通し、また
アドレス信号Ａ＋が２４でウィンドウ信号Ｗｉが１の場
合は直列トランジスタ４０８がすべて導通して、ノード
Ｄをロウレベルにするようにアドレスデコード部４０６
内の直列トランジスタ４０７，４０８がコーディングさ
れている。これにより、アドレスの変換なしに同一のメ
モリセルを選択することが可能となり、高速な読み出し
が可能となる。

一方、書き込み動作では、アドレス信号Ｃｉおよびウィ
ンドウを指定するウィンドウ信号ＸｉおよびクロックΦ
１は、アドレスデコード部４１４に入力され、上記した
アドレスデコード部４０６と同様な動作を行ない、ワー
ド線Ｗｗｌが駆動される。また外部から入出力手段４１
３にデータが入力され、入出力手段４１３からビット線
Ｂｗにデータが出力される。ワード線Ｗｗｌが駆動され
ることにより、第８図中の入力手段４０５がビット線Ｂ
ｗからメモリ素子４０３にデータを出力して、メモリ素
子４０３にデータを書き込む。

上記動作において、同様に第３図に斜線で示すアドレス
が８でウィンドウが２とアドレスが２４でウィンドウが
１の重なっている部分では、アドレス信号Ｃ４が８でウ
ィンドウ信号Ｘｉが２の場合およびアドレス信号Ｃｉが
２４でウィンドウ信３４号Ｘ＋が１の場合に、直列トランジスタ４０７゜４０８
がすべて導通してワード線Ｗｗｌが駆動されるように、
アドレスデコード部４１４内の直列トランジスタ４０７
，４０８がコーディングされている。これにより、アド
レスの変換なしに同一のメモリセルを選択することが可
能となり、高速な書き込みが可能となる。

またアドレスデコード部４０６内のノードＡ。

Ｂ、Ｃでは、直列トランジスタ４０７，４０８のように
ｎｃｈトランジスタしか接続されない。このため、従来
の第１３図に示す０ＭＯ３型のデコード回路であるＡＮ
Ｄゲートのように、ＡとＢのｐｃｈとｎｃｈ　）ランジ
スタ二つに接続される場合と比較して、容量を小さ（す
ることができ、高速なデコードが可能となり、また面積
も小さくすることができる。これはアドレスデコード部
４１１についても同様である。

また上記動作はアドレスが重なっている場合の動作であ
るが、アドレスが重なっていない部分では、直列トラン
ジスタ４０７，４０８のどちらかでデコードすることに
より、アクセスが可能となる。またこのとき、それぞれ
の直列トランジスタ４０７．４０８に均一にアドレスを
割り当てることにより、デコード部の負荷容量を均一に
することができ、高速化が可能となる。

なお本実施例は、書き込みポート１つで読み出しポート
が１つの半導体記憶装置であるが、第４図で説明したよ
うに、その他のポート構成も読み出し用あるいは書き込
み用ビット線を複数にすることにより可能である。また
本実施例では書き込みと読み出しを別のアドレスデコー
ド部で行なっているが、第６図のようなメモリセルで入
出力手段が一つのものを用いることにより、同一のデコ
ード手段で書き込みおよび読み出しのデコードを行なう
ことも可能である。さらにまた、読み出しのみあるいは
書き込みのみに本発明を適応することも可能である。ま
た、本実施例のようにプリチャージ回路ではなく、プル
アップ回路等を用いてチャージ手吹を構成することも可
能である。さらにまた、本実施例はＭＯＳトランジスタ
を用い５６た例であるが、バイポーラトランジスタ等も使用可能で
ある。また、アドレスデコード部４０６内の直列トラン
ジスタ４０７，４０８にｎｃｈトランジスタ、トランジ
スタ４０９にｐｃｈトランジスタを用いているが、それ
ぞれ逆導伝型のトランジスタを用いても電源接続を変え
、ワード線駆動部をバッファにするかあるいは省くこと
により構成することができる。

発明の効果以上述べたように、本発明は、レジスタウィンドウ構成
のように一つのメモリセルに対し複数のアドレスが割り
当てられている半導体記憶装置の場合、割り当てられて
いるアドレスそれぞれに対して選択するデコード手段を
それぞれ付加することにより、アドレス変換を行なわず
にメモリセルを選択することができ、高速な書き込みま
たは読み出しを可能とする効果を有し、実用上きわめて
有効である。

また本発明は、割り当てられているアドレスそれぞれに
対して、デコード手段をそれぞれ付加し、さらに重なっ
ているアドレスをデコードするデコード手段出力のそれ
ぞれの論理和をとってワード線を駆動することにより、
アドレスが重なっていてもアドレス変換を行なわずに、
同一のワード線を駆動してメモリセルを選択することが
でき、高速な書き込みまたは読み出しを可能とする効果
を有し、実用上きわめて有効である。

【図面の簡単な説明】

第１図は本発明の請求項（１）記載の一実施例であるレ
ジスタウィンドウ構成の半導体記憶装置の概略ブロック
図、第２図は第１図のメモリセルの構成を示す概略ブロ
ック図、第３図は本発明の実施例の半導体記憶装置のレ
ジスタウィンドウのアドレスの割り当て図、第４図は本
発明の請求項（１）記載の半導体記憶装置をマルチポー
ト構成にした場合のメモリセルの構成の一例を示す概略
ブロック図、第５図は本発明の請求項（２）記載の一実
施例であるレジスタウィンドウ構成の半導体記憶装置の
概略ブロック図、第６図は第５図のメモリセルの構成を
示す概略ブロック図、第７図７８は本発明の請求項（３）、（４）、（５）、（６）、（
７）、（９）記載の一実施例であるレジスタウィンドウ
構成の半導体記憶装置の概略ブロック図、第８図は第７
図および第９図のメモリセルの構成を示ず概略ブロック
図、第９図は本発明の請求項（８）、（９）記載の一実
施例であるレジスタウィンドウ構成の半導体記憶装置の
概略ブロック図、第１０図は従来のレジスタウィンドウ
のアドレスの割り当ておよび変換の一例を示す構成図、
第１１図は従来のアドレス変換を行なうレジスタウィン
ドウ構成の半導体記憶装置の概略ブロック図、第１２図
は第１１図のメモリセルの構成を示す概略ブロック図、
第１３図は従来の０ＭＯ３のアドレスデコード回路の一
例を示す回路図である。Ｗｒｌ、Ｗｒ２−・・読み出しワード線、ＷｗｌＷＷ２
・・・書き込み用ワード線、Ｂｒ・・・読み出し用ビッ
ト線、Ｂｗ・・・書き込み用ビット線。１０１・・・メモリセルアレイ、１０２・・・メモリセ
ル、１０３，１０４・・・出力手段、１０５．１０６・
・・入力手段、１０７・・・メモリ素子、１０８，１０
９・・・読み出し用デコード手段、１１０，１１５・ワ
ード線駆動部、１１１・・・ブーツチャージ回路、１１
２・・・入出力手段、１１３，１１４・・・書き込み用
デコード手段。２０１・・・メモリセルアレイ、２０２・・・メモリセ
ル、２０３，２０４・・・入出力手段、２０５・・・メ
モリ素子、２０６，２０７・・・デコード手段、２０８
・・・ワード線駆動部、２０９・・・プリチャージ回路
、２１０・・・入出力手段。３０１・・・メモリセルアレイ、３０２・・・メモリセ
ル、３０６，３１５・・・アドレスデコード部、３０７
．３１６・・・デコード部、３０８，３１７・・・ワー
ド線駆動部、３１２・・・プリチャージ回路、３１４・
・・入出力手段、３１１，３２０・・・ゲート。４０１・・・メモリセルアレイ、４０２・・・メモリセ
ル、４０３・・・メモリ素子、４０４・・・出力手段、
４０５・・・入力手段、４０６，４１４・・・アドレス
デコード部、４０７，４０８・・・ｎｃｈ　）ランジス
タ、４０９・・・ｐｃｈ）ランジスタ、４１０・・・デ
９０コード部、４１１．４１５・・・ワード線駆動部、４１
２・・・プリチャージ回路、４１３・・・入出力手段。

Claims

【特許請求の範囲】

（１）メモリ素子のデータを一つの読み出し用ビット線
に出力するｎ個（ｎは自然数）の出力手段と、この出力
手段に接続されるｎ本の読み出し用ワード線と、一つの
書き込み用ビット線のデータを入力して前記メモリ素子
に出力するｍ個（ｍは自然数）の入力手段と、この入力
手段に接続されるｍ本の書き込み用ワード線とを有する
メモリセルを複数含んで構成されるメモリセルアレイと
、前記ｎ本の読み出し用ワード線にそれぞれ接続される読
み出し用デコード手段と、前記読み出し用ビット線に接続されて前記読み出し用ビ
ット線をチャージするチャージ手段と、前記読み出し用
ビット線および書き込み用ビット線に接続されて、前記
読み出し用ビット線のデータを外部へ出力し、また外部
のデータを前記書き込み用ビット線に出力する入出力手
段と、前記ｍ本の書き込み用ワード線にそれぞれ接続さ
れる書き込み用デコード手段とを有する半導体記憶装置
。
（２）メモリ素子のデータをビット線に入出力するｎ個
（ｎは自然数）の入出力手段と、この入出力手段に接続
されるｎ本のワード線を有するメモリセルを複数含んで
構成されるメモリセルアレイと、前記ｎ本のワード線にそれぞれ接続されるデコード手段
と、前記ビット線に接続されて前記ビット線をチャージする
チャージ手段と、前記ビット線に接続されて、前記ビット線のデータを外
部へ出力し、また外部のデータを前記ビット線に出力す
る入出力手段とを有することを特徴とする半導体記憶装
置。
（３）メモリセルと、このメモリセルに接続されるｎ本
（ｎは自然数）のビット線およびｍ本（ｍは自然数）の
ワード線を複数含んで構成されるメモリセルアレイと、外部からアドレス信号を入力してデコードを行なうデコ
ード部と、このデコード部出力および制御信号を入力し
て前記ワード線を駆動するワード線駆動部とによって構
成されるアドレスデコード部と、前記ビット線に接続されて前記ビット線をチャージする
チャージ手段と、前記ビット線に接続されて、前記ビット線のデータを外
部へ出力し、また外部のデータを前記ビット線に出力す
る入出力手段とを有し、前記デコード部が前記アドレス信号および制御信号の論
理積と論理和をとる機能を有することを特徴とする半導
体記憶装置。
（４）アドレスデコード部が、アドレス信号を入力して
デコードを行なうａ個（ａは自然数）のデコード手段と
、このデコード手段の出力の論理和をとるゲートとによ
って構成されていることを特徴とする請求項（３）記載
の半導体記憶装置。
（５）アドレスデコード部が、デコードするビット数と
制御信号分の一導伝型のトランジスタからなる直列トラ
ンジスタをａ個（ａは自然数）並列接続したものと、他
導伝型のトランジスタによって構成されており、ａ個の
それぞれの前記直列トランジスタの一方が第１の電位に
接続され、もう一方が前記トランジスタに接続されて出
力となり、前記トランジスタのもう一方が第２の電位に
接続されていることを特徴とする請求項（３）記載の半
導体記憶装置。
（６）メモリセルアレイが、メモリ素子のデータを読み
出し用ビット線に出力する出力手段と、この出力手段に
接続される読み出し用ワード線と、書き込み用ビット線
のデータを入力して、前記メモリ素子に出力する入力手
段と、この入力手段に接続される書き込み用ワード線を
有するメモリセルを複数含んで構成され、チャージ手段が読み出し用ビット線に接続され、入出力手段が前記読み出し用ビット線および書き込み用
ビット線に接続されて、読み出し用ビット線のデータを
外部に出力し、また外部データを前記書き込み用ビット
線に出力する構成を有する請求項（３）、請求項（４）
、請求項（５）のいずれかに記載の半導体記憶装置。
（７）メモリセルと、このメモリセルに接続されるｎ本
（ｎは自然数）のビット線およびｍ本（ｍは自然数）の
ワード線を複数含んで構成されるメモリセルアレイと、アドレス信号を入力してデコードを行なうａ個（ａは自
然数）のデコード手段と、このデコード手段の出力の論
理和をとるゲートとによって構成されるデコード部と、
このデコード部の出力を入力して前記ワード線を駆動す
るワード線駆動部とによって構成されるアドレスデコー
ド部と、前記ビット線に接続されて前記ビット線をチャ
ージするチャージ手段と、前記ビット線に接続されて前記ビット線のデータを外部
へ出力し、また外部のデータを前記ビット線に出力する
入出力手段とを有する半導体記憶装置。
（８）メモリセルと、このメモリセルに接続されるｎ本
（ｎは自然数）のビット線およびｍ本（ｍは自然数）の
ワード線を複数含んで構成されるメモリセルアレイと、デコードするビット線と制御信号分の一導伝型のトラン
ジスタからなる直列トランジスタをａ個（ａは自然数）
並列接続したものと、他導伝型のトランジスタによって
構成され、ａ個のそれぞれの前記直列トランジスタの一
方が第１の電位に接続され、もう一方が前記トランジス
タに接続されて出力となり、前記トランジスタのもう一
方が第２の電位に接続されているデコード部と、このデ
コード部の出力を入力して前記ワード線を駆動するワー
ド線駆動部とによって構成されるアドレスデコード部と
、前記ビット線に接続されて前記ビット線をチャージする
チャージ手段と、前記ビット線に接続されて、前記ビット線のデータを外
部へ出力し、また外部のデータを前記ビット線に出力す
る入出力手段とを有する半導体記憶装置。
（９）メモリセルアレイがメモリ素子のデータを読み出
し用ビット線に出力する出力手段と、この出力手段に接
続される読み出し用ワード線と、書き込み用ビット線の
データを入力して前記メモリ素子に出力する入力手段と
、この入力手段に接続される書き込み用ワード線を有す
るメモリセルを複数含んで構成され、チャージ手段が読み出し用ビット線に接続され、入出力手段が前記読み出し用ビット線および書き込み用
ビット線に接続されて、読み出し用ビット線のデータを
外部に出力し、外部データを前記書き込み用ビット線に
出力する構成を有する請求項（７）または請求項（８）
記載の半導体記憶装置。