JPH11234589A

JPH11234589A - 画像メモリ制御装置

Info

Publication number: JPH11234589A
Application number: JP10028010A
Authority: JP
Inventors: Hatsuji Kimura; 初司木村; Masahito Sugiyama; 雅人杉山; Kazuo Ishikura; 和夫石倉; Mitsuo Nakajima; 満雄中嶋; Yasuhei Nakama; 泰平中間; Yasutaka Tsuru; 康隆都留; Haruki Takada; 春樹高田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-02-10
Filing date: 1998-02-10
Publication date: 1999-08-27

Abstract

(57)【要約】【課題】２系統以上の画像メモリを使用する処理におい
て、メモリの効率的な動作を図ることができ、小型で安
価な画像メモリ制御装置を実現する。【解決手段】ＲＡＭモジュール１９は、ノイズリデュー
サ２用メモリと、スケーリング処理回路９用メモリとが
兼用化される。ノイズリデューサ２からの映像信号は、
信号振り分け回路１８を介して、ＲＡＭモジュール１９
の４つのＲＡＭのうちの選択された一つのＲＡＭへ導か
れる。選択されたＲＡＭでは指定するアドレスにデータ
を書き込み、指定するアドレスからデータを読み出す操
作を行い、ＲＡＭ部の遅延を行う。遅延された映像信号
は選択されたＲＡＭから信号振り分け回路１８に出力さ
れ、この振り分け回路１８からノイズリデューサ２又は
スケーリング処理回路９へ供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パソコンやテレビ
ジョン等の多画面処理に関し、特にＬＳＩ化した映像信
号処理の画像メモリ制御装置に関する。

【０００２】

【従来の技術】従来から、１つの表示画面に複数の画像
を同時に表示するテレビジョン受像機が開発されてい
る。これらは、例えば、ＴＶを見ながらＶＴＲを再生し
たり、また、衛星放送の映像を見ながらＮＴＳＣ方式の
映像を見たりすることが出来る。

【０００３】さらに、近年では、走査方式の違う映像
も、走査線を変換して同一の画面上に映し出すことが出
来る。図７は、走査方式の違う２つの映像信号を入力し
て、それぞれ別の処理を行い、１つの画面に表示可能と
したテレビジョン受像機の一部機能ブロック図である。

【０００４】ここでは、ハイビジョン方式とＮＴＳＣ方
式の２画面を表示する場合を、一例として説明する。図
７において、アナログ・ディジタル（以下Ａ／Ｄと示
す）変換されたハイビジョン信号は、親画面用入力端子
１より入力され、ノイズリデューサ（以下ＮＲと示す）
２に導かれる。ここでは画像のフレーム相関を利用し、
相関の無いノイズを除去するフレーム帰還型ＮＲが施さ
れ、切り換え回路１４に導かれる。

【０００５】一方、子画面用入力端子４にはＡ／Ｄ変換
されたＮＴＳＣ信号が入力され、輝度信号と色差信号と
を分離するＹ／Ｃ分離回路５、インターレース信号をノ
ンインターレース信号に変換する倍速変換回路６を介し
て、スケーリング処理回路９に導かれる。このスケーリ
ング処理回路９では、子画面用に拡大・縮小処理を行
う。

【０００６】その後、スケーリング処理回路９の出力信
号とＮＲ２の出力信号とは、マイコン１２からの命令を
受け、タイミング発生回路１３より出力した出力信号に
応じて、切り換え回路１４で切り換えられ、ディジタル
／アナログ（Ｄ／Ａ）変換１５のよりディジタル／アナ
ログ変換が行われ、２画面用映像信号が作成される。図
７では省略しているが、色差信号も同様な処理が施さ
れ、ＲＧＢ変換処理が施され、ＣＲＴ（Ｃａｔｈｏｄｅ
ＲａｙＴｕｂｅ）等の表示装置に出力される。

【０００７】このうち倍速変換回路６では、メモリにフ
ィールドメモリ７とラインメモリ８との２つのＦＩＦＯ
メモリを使用している。この倍速変換回路の動作を図８
を用いて説明する。ここでは補間信号を静止画と動画と
に分けて作成し、画像の動きの程度に応じて切り換える
動き適応倍速変換処理を行っている。まず、静止画の場
合、フィールド間では動きが生じないため、フィールド
メモリ８０３で遅延した１フィールド前の信号をそのま
ま補間信号として使用する。

【０００８】動画の場合は、フィールド間で動いている
ため前フィールドの信号は使わず、同一フィールド内で
補間信号を作成する。ここではラインメモリ８０２の前
後の信号を加算器８０４で加算し、乗算器８０５にて１
／２倍することで上下の平均補間を実現している。これ
ら静止画、動画用補間信号は、画像の動きに応じて混合
器８０６にて切り換えられ、動き適応型補間信号とな
る。この補間信号は、元の入力した信号と変換器８０７
にて２倍の水平周波数で切り換えられ、倍速変換処理が
行われる。

【０００９】一方、スケーリング処理では、メモリを使
用した拡大／縮小処理の他にハイビジョン信号相当に走
査線変換するアップコンバート処理も行っている。ま
ず、縮小は、入力した映像信号にプリフィルタが施さ
れ、間引きながらＦＩＦＯに記録され実現される。その
後、メモリからの読み出し時に、親画面と走査線数を合
わせるための走査線補間が行われる。

【００１０】例えば、水平周波数３１．５Ｈｚの倍速信
号をメモリに書き込み、読み出し側では、水平周波数３
３．７５Ｈｚの疑似ハイビジョン信号として読み出す。
しかし、この際、走査線数がハイビジョン信号の５６
２．５本に対し、倍速信号は５２５本と足りないため、
１４ラインに一度、同じラインを読み出し、その後垂直
フィルタをかけ、重心を合わせる１５／１４倍処理を行
う。

【００１１】更に、出力側の垂直同期信号を、フィール
ド毎に１／２水平期間ずらすことで、１１２５本のイン
ターレース信号に変換することができる。これら親画
面、子画面の信号フォーマットを合わせることにより、
単一偏向のＣＲＴに出力が可能となる。

【００１２】

【発明が解決しようとする課題】ところで、上述したよ
うな多画面処理を行うことのできる装置を低コストで実
現することが望まれている。そのためには、フレームメ
モリやフィールドメモリとして、安価な汎用ＤＲＡＭの
使用が考えられる。

【００１３】しかし、映像データのためのバッファメモ
リとして使用するには、汎用ＤＲＡＭは、動作スピード
が不足しているため使用できず、高価な画像専用メモリ
を使用せざるを得なかった。また、ＮＲ２、倍速変換回
路６、スケーリング処理回路９のそれぞれに、画像専用
のメモリを使用しなければならず、低コスト化が困難で
あった。

【００１４】さらに、上述した画像専用メモリは、ＬＳ
Ｉ等に内蔵することができず、外付け構成とならざるを
えなかった。このため、インターフェースピンを必要と
し、このピン増大による大パッケージ化、入出力バッフ
ァの増加による消費電力アップという問題点もあった。

【００１５】本発明の目的は、上記課題を解決し、２系
統以上の画像メモリを使用する画像メモリ制御装置にお
いて、ＬＳＩに内蔵したＲＡＭを幾つかに分割し、ＴＶ
画面に表示する比率に応じてＲＡＭの使用容量を可変
し、メモリの効率的な動作を図ることができ、小型で安
価な画像メモリ制御装置を実現することである。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、次のように構成される。（１）画像メモリ制御装置において、現在到来している
第１の映像信号とこの映像信号を遅延した信号間で処理
を行う第１の映像処理手段と、現在到来している第２映
像信号とこの映像信号を遅延した信号間で処理を行う第
２の映像処理手段と、出力画像の約１画面分の記憶容量
を備え、且つ予め設定した値に上記１画面を分割し記憶
する記憶手段と、上記予め設定した値に分割された画面
を記憶する記憶手段のそれぞれの入出力を制御するメモ
リ制御手段と、上記第１及び第２の映像信号処理手段か
らの映像データを入力し、上記メモリ制御手段に振り分
け、上記メモリ制御手段から出力された信号を上記第１
及び第２の映像信号処理手段に出力する信号振り分け手
段と、１画面に表示する複数の画面の表示比率に応じ
て、上記第１の映像処理手段からの映像信号を画面表示
するか、上記第２の映像処理手段からの映像処理手段か
らの映像信号を画面表示するかの切り換え命令を出すモ
ード制御手段と、を備え、上記モード制御手段からの出
力信号により上記信号振り分け手段が上記メモリ制御手
段から出力された信号を上記第１及び第２の映像信号処
理手段に出力する。

【００１７】１画面を分割し記憶する記憶手段に、信号
振り分け手段により、第１の映像処理手段と第２の映像
処理手段からの映像信号が振り分けられ、記憶される。
記憶手段は、第１及び第２の映像処理手段に共用するこ
とができるるとともに、信号遅延手段として、動作する
ことができる。

【００１８】したがって、動作スピードが不足している
ＲＡＭであっても、遅延手段として用いられるととも
に、第１及び第２の映像処理処理手段に兼用する記憶手
段として用いることにより、メモリの容量を削減し得る
とともに、ＲＡＭは記記憶手段として安価でＬＳＩに内
蔵可能であるので、小型で安価な画像メモリ制御装置を
実現することができる。

【００１９】（２）好ましくは、上記（１）において、
上記記憶手段の出力を制御するメモリ制御手段を２つ以
上備え、上記記憶手段から同時に違う遅延量の信号を出
力する。

【００２０】（３）また、好ましくは、上記（１）にお
いて、上記第２の映像処理手段は、上記第２の映像信号
を画面に表示する比率を変更するスケーリング処理手段
である。

【００２１】（４）また、好ましくは、上記（１）にお
いて、上記第２の映像処理手段は、上記第２の映像信号
をインターレース信号からノンインターレース信号に変
換する倍速変換手段である。

【００２２】そして、具体的には上記目的を達成するた
めに、映像信号の遅延手段としてＲＡＭを使用し、その
アドレス制御等の制御回路を内蔵したＬＳＩ構成とした
ことを特徴とする。

【００２３】

【発明の実施の形態】以下、本発明の実施形態を添付図
面を用いて説明する。図１は、本発明の第１の実施形態
である画像メモリ制御装置の概略構成図であり、上述し
た従来例におけるＮＲ用メモリと、スケーリング処理回
路用メモリとを兼用化させた場合の例である。

【００２４】この第１の実施形態の特徴は、画像メモリ
に、アドレスカウンタ、シフトレジスタ等の制御回路を
含むＲＡＭを４つのブロックに分割し、また、２つの映
像出力の表示比率に応じて、分割したＲＡＭの使用率を
切り換える点である。

【００２５】図１において、１８は信号振り分け処理、
１７、１９はＲＡＭモジュールであり、従来例である図
７の例におけるフレームメモリ３及びフィールドメモリ
１０が、信号振り分け回路１８及びＲＡＭモジュール１
９に対応し、図７のフィールドメモリ７及びラインメモ
リ８が、ＲＡＭ１７に対応する。図１の他の部分は、図
７のその他の部分と同様である。

【００２６】なお、各ＲＡＭは、それぞれ、アドレスを
制御するＲＡＭ制御部を有しているが、ＲＡＭ制御部と
ＲＡＭとの配線は、図の簡単化のために省略してある。

【００２７】図１において、ディジタル信号に変換され
たハイビジョン信号は、親画面用入力端子１から入力さ
れ、ノイズリデューサ２に導かれる。そして、このノイ
ズリデューサ２では画像のフレーム相関を利用したフレ
ーム帰還型ノイズリデュース処理が施される。一方、子
画面用入力端子４には、ディジタル信号に変換されたＮ
ＴＳＣ信号が入力され、Ｙ／Ｃ分離処理部５にて輝度信
号と色差信号とに分離される。

【００２８】分離された輝度信号は、倍速変換回路６に
より、ＲＡＭ１７が使用されて、インターレース信号を
ノンインターレース信号に変換する倍速変換処理が行わ
れる。そして、倍速変換処理された輝度信号は、スケー
リング処理回路９に供給される。このスケーリング処理
回路９は、ＬＳＩの外部に構成したマイコン１２から１
／４への縮小命令を受け、ディジタルフィルタによるフ
ィルタリング後、メモリに記録し、４つのデータから１
つのみを抽出するデータ間引き処理を行う。このデータ
間引き処理により１／４の縮小処理が行われる。

【００２９】このように、通常は、ＮＲ２、スケーリン
グ処理回路９共に１画面分ずつメモリを必要とするが、
モニタに表示しているのは１画面のみである。そこで、
マイコン１２は、描画している比率に応じて、各メモリ
の配分を命令する。例えば、親画面３、子画面１の描画
比率の場合、データレートが同じことより、メモリの使
用比率も親画面用が３、子画面用が１となる。

【００３０】図２は、第１の実施形態におけるＲＡＭモ
デュール１９の分割ＲＡＭの切り換えを行う第１の例の
図である。図２において、１８は信号振り分け回路で、
タイミング発生回路４０９からの出力信号以外はデータ
の流れを示すものである。なお、ＲＡＭを制御するアド
レス制御等の制御線は、図が見にくくなるため省略して
ある。

【００３１】まず、ＮＲ２からの映像信号はマルチプレ
クサ４０１に入力され、このマルチプレクサ４０１によ
り選択された映像信号がデマルチプレクサ４０２へと導
かれる。このデマルチプレクサ４０２では、タイミング
発生回路４０９からの切換信号により、ＲＡＭ４０３〜
４０６のうちの、現在書き込むＲＡＭへの配線が選択さ
れ、その選択されたＲＡＭ（図の例ではＲＡＭ４０３）
へと映像信号が導かれる。ＲＡＭモジュールではデマル
チプレクサ４０２を選択した切換信号と同じ信号が、Ｒ
ＡＭ制御部のイネーブル信号として使用される。

【００３２】このイネーブルされている期間は、指定す
るアドレスにデータを書き込み、指定するアドレスから
データを読み出す操作を行い、ＲＡＭ部の遅延を行う。
遅延された映像信号は、上記選択されたＲＡＭからデマ
ルチプレクサ４０８に出力され、このデマルチプレクサ
４０８にて、タイミング発生回路４０９からの切換信号
により選択され、マルチプレクサ４０７に導かれる。マ
ルチプレクサ４０７では、同じく、タイミング発生回路
４０９からの切換信号により、ＮＲ２もしくはスケーリ
ング処理回路９へのパスを選択し遅延信号を返す。

【００３３】このように、図２に示した例では、４分割
にしたＲＡＭ４０３〜４０６の内の１つがアクティブで
も他の３つは動作していないため、ＲＡＭモジュール部
１９の消費電力を１／４に抑えることができる。また、
図には示していないが、マルチプレクサ４０１、４０
７、デマルチプレクサ４０２、４０８の間にＳ／Ｐ（シ
リアル／パラレル）、Ｐ／Ｓ変換器を設け、ビット幅を
拡張し、メモリの動作スピードを低減する構成でも良
い。

【００３４】次に、第１の実施形態におけるＲＡＭモデ
ュール１９の分割ＲＡＭの切り換えを行う第２の例を、
図３を用いて説明する。

【００３５】図３において、マルチプレクサ、デマルチ
プレクサ、デコーダに配線されているのがデータの流れ
を示すものである。ここでも図１、図２と同様に、ＲＡ
Ｍを制御するアドレス制御等の制御線は、図が見にくく
なるため省略してある。

【００３６】なお、親画面のＮＲ用に３、子画面のスケ
ーリング処理用に１の比率で切り換えたものを示し動作
を説明する。図３において、ＮＲ２からの映像信号は、
マルチプレクサ２０１に入力され選択された映像信号が
１つ目のＲＡＭモジュール２１６へと導かれる。このＲ
ＡＭモジュール２１６では、指定するアドレスにデータ
を書き込み、指定するアドレスからデータを読み出す操
作を行い、１つ目のＲＡＭによる遅延を図る。

【００３７】この遅延した映像信号は、デマルチプレク
サ２０２に出力され、マルチプレクサ２０５へのパスが
選択される。マルチプレクサ２０５では、デマルチプレ
クサ２０２からの信号を選択し、映像信号をＲＡＭ２１
７へ導く。ＲＡＭモジュール２１７では、ＲＡＭモジュ
ール２１６で遅延された信号が更に遅延され、デマルチ
プレクサ２０６に導かれる。

【００３８】以降、同様に、マルチプレクサ２０９、Ｒ
ＡＭモジュール２１８の順に導かれ、３つのＲＡＭ２１
６、２１７、２１８を通過し遅延させる。ＲＡＭモジュ
ール２１８の出力信号は、デマルチプレクサ２１１、２
１０を通過し、ＮＲ回路２へ返される。

【００３９】一方、スケーリング処理部９からの映像信
号は、マルチプレクサ２１２、２１３を通り、ＲＡＭモ
ジュール２１９に導かれる。ＲＡＭモジュール２１９で
遅延された信号は、デマルチプレクサ２１４を経由し、
スケーリング処理部９へ返される。これら各マルチプレ
クサ２０１、２０４、２０５、２０８、２０９、２１
２、２１３、デマルチプレクサ２０２、２０３、２０
６、２０７、２１０、２１１、２１４は、マイコン１２
からの信号をデコーダ２１５で変換したもので制御され
る。

【００４０】要するに、３：１の画面占有比率に対し、
各遅延に必要なメモリ容量も３：１になるように動作す
る。もう一つの例として、親画面、子画面が半分ずつ表
示されている場合、図３のデマルチプレクサ２０６、マ
ルチプレクサ２０９が、図３に示したものとは反対側を
選択し、ＮＲ２ではＲＡＭ２１６、ＲＡＭ２１７の遅
延、スケーリング処理回路９ではＲＡＭ２１８、ＲＡＭ
２１９の遅延を行うように動作する。

【００４１】ＲＡＭを４分割にした場合の構成は、上記
実施形態の他に図４に示すような５パターンがある。つ
まり、親画面と子画面との比が、１：０、３：１、１：
１、１：３、０：１の５パターンがある。

【００４２】しかし、これまでの実施形態で述べたメモ
リ構成はこれに限るものではなく、ＬＳＩに内蔵したメ
モリを予め設定した数にブロック分けし、画面の比率に
対応させるもので有ればよい。例えば、９面マルチ画面
に対応させるため、ＲＡＭ１９を９分割にする構成や、
１６面マルチ画面に対応させるため１６分割にする構成
でも良い。

【００４３】また、図には示していないが、ＲＡＭメモ
リをＬＳＩに内蔵させることで、外部ピンを設ける必要
が無くなり、またビット制約を受けない分、ビット幅を
多く設定しても良い。例えば、ＮＲ２、スケーリング処
理部９からの８ビット信号にシリアル／パラレル変換回
路を設け、８ビットデータを４倍の３２ビットに変換す
る。そして、メモリの入出力は３２ビットで行い、ＮＲ
２、スケーリング処理部９にデータを返す前にパラレル
／シリアル変換する。

【００４４】その結果、メモリの動作スピードは１／４
となり、タイミング設計が容易になる。さらに、システ
ム全体的には、メモリを内蔵することで、部品点数削減
によるコスト低減、入出力バッファメモリの削減による
消費電力の低減を図ることができる。

【００４５】なお、この第１の実施形態において、ＲＡ
Ｍモジュール１７、１９を他の回路等と共に、一体的に
ＬＳＩに内蔵させることができる他、ＲＡＭモジュール
１９を他の回路等と共に一体的にＬＳＩに内蔵させ、Ｒ
ＡＭモジュール１７は、ＬＳＩの外付け回路としてもよ
い。

【００４６】本発明の第２の実施形態を図５を用いて説
明する。第１の実施形態においては、ＮＲ用メモリと、
スケーリング処理回路用メモリとを兼用化させた場合の
例であるが、第２の実施形態においては、倍速変換用メ
モリとＮＲ用メモリとを兼用化させた場合の例である。

【００４７】倍速変換用メモリとＮＲ用メモリとを兼用
化させた場合、倍速変換用のメモリには１フィールド遅
延のデータと同時に、１ライン遅延のデータが要求され
る。そこで、この第２の実施形態の特徴は、メモリモジ
ュールに読み出し制御回路を２つ内蔵させ、ＲＡＭを追
加させることなく、倍速変換処理を実現している点であ
る。

【００４８】図５において、２０はＲＡＭ制御回路、２
１，２２はＲＡＭモジュール、従来例である図７の例に
おけるフレームメモリ３、フィールドメモリ７及びライ
ンメモリ８が、信号振り分け回路１８及びＲＡＭモジュ
ール１９に対応し、図７のフィールドメモリ１０が、Ｒ
ＡＭ２０に対応する。図５の他の部分は、図７のその他
の部分と同様である。また、アドレスを制御するＲＡＭ
制御部とＲＡＭとの配線は、図が見にくくなるため省略
してある。

【００４９】図５において、子画面用入力端子４には、
ディジタル信号に変換されたＮＴＳＣ信号が入力され、
Ｙ／Ｃ分離処理部５にて輝度信号と色差信号とに分離さ
れる。分離された輝度信号は、倍速変換変換回路６によ
り、インターレース信号をノンインターレース信号に変
換する倍速変換処理が行われる。

【００５０】このとき、遅延する信号は、信号振り分け
回路１８に送られ、分割されたＲＡＭメモリモジュール
１９を経由して１フィールド遅延した信号が返される。
この際、１フィールド遅延と同時に１ライン分の遅延信
号をＲＡＭから読み出すため、ＲＡＭモジュール１９の
うちの、一つのＲＡＭに、ＲＡＭ制御部を２つ設けてい
る。

【００５１】さらに、信号振り分け回路１８の動作を説
明するため、信号振り分け回路１８とＲＡＭメモリモジ
ュール１９とを共に図６に示す。ここでは第１の実施形
態との違いを分かりやすくするため、ＲＡＭメモリモジ
ュールの分割比を、第１の実施形態と同じ３：１に設定
してある。

【００５２】また、５０１、５０４、５０５、５０８、
５０９、５１２、５１３はマルチプレクサであり、５０
２、５０３、５０６、５０７、５１０、５１１、５１４
はデマルチプレクサである。

【００５３】図６において、まず、ＮＲ２からの信号
は、マルチプレクサ５０１、ＲＡＭモジュール５１６、
デマルチプレクサ５０２、マルチプレクサ５０５、ＲＡ
Ｍモジュール５１７、デマルチプレクサ５０６、マルチ
プレクサ５０９、ＲＡＭモジュール５１８、デマルチプ
レクサ５１１、５１０を通過し、３つのＲＡＭモジュー
ル５１６、５１７、５１８による遅延を行いＮＲ２へ出
力される。

【００５４】一方、倍速変換回路６からの映像信号は、
マルチプレクサ５１２、５１３で選択され、ＲＡＭモジ
ュール５２０へ導かれる。ＲＡＭモジュール５２０では
ＲＡＭ制御部５２１を２つ持ち、同時に２つの違うデー
タを読み出すことができる。ＲＡＭモジュール５２０か
らは、デマルチプレクサ５１４に子画面１フィールド分
の遅延信号を出力し、出力信号５２２として、子画面１
ライン分の遅延信号を出力している。このように、ＲＡ
Ｍ制御部５２１のみを設けることで、新たなＲＡＭセル
の増加が生じることはない。

【００５５】なお、第２の実施形態で述べたメモリ構成
はこれに限るものではなく、分割したＲＡＭメモリモジ
ュール全てに制御部を２つ以上持ち、倍速変換回路６の
ような、同時に２つのデータを必要とする処理に対応す
る構成でも良い。

【００５６】また、信号振り分け回路１８の構成も、図
２の例の構成で示したように、時分割でデータを配信す
る構成でも良い。

【００５７】また、上述したＲＡＭ５２０のような、出
力を２系統有するメモリ構成については、例えばＭＵＳ
Ｅデコーダ用として、既に市販されている製品があるの
で、ここでは、詳細な説明は省略する。

【００５８】なお、この第２の実施形態において、ＲＡ
Ｍモジュール１９、２０を他の回路等と共に、一体的に
ＬＳＩに内蔵させることができる他、ＲＡＭモジュール
１９を他の回路等と共に一体的にＬＳＩに内蔵させ、Ｒ
ＡＭモジュール２０は、ＬＳＩの外付け回路としてもよ
い。

【００５９】

【発明の効果】本発明は、以上説明したように構成され
ているため、次のような効果がある。したがって、２系
統以上の画像メモリを使用する画像メモリ制御装置にお
いて、動作スピードが不足しているＲＡＭであっても、
遅延手段として用いられるとともに、第１及び第２の映
像処理処理手段に兼用する記憶手段として用いることに
より、メモリの容量を削減し得るとともに、ＲＡＭは記
記憶手段として安価でＬＳＩに内蔵可能であるので、小
型で安価な画像メモリ制御装置を実現することができ
る。メモリ遅延を必要とした２種類以上の映像信号処理
回路において、ＬＳＩに内蔵したＲＡＭを幾つかのブロ
ック分けした構成とし、出力される画像の表示比率によ
って、メモリ分割の比率を切り換えることで、約１画面
分のメモリ容量で多画面処理を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態である画像メモリ制御
装置を示す図である。

【図２】本発明の第１の実施形態における分割ＲＡＭの
切り換えを行う第１の例を示す図である。

【図３】本発明の第１の実施形態における分割ＲＡＭの
切り換えを行う第２の例を示す図である。

【図４】第１の実施形態における親画面と子画面との比
のパターンを示す図である。

【図５】本発明の第２の実施形態である画像メモリ制御
装置を示す図である。

【図６】本発明の第２の実施形態における分割ＲＡＭの
切り換えを行う例を示す図である。

【図７】従来技術における画像メモリ制御装置の一例を
示す図である。

【図８】図７に示した従来例の一部詳細を示す図であ
る。

【符号の説明】

１映像信号入力端子２ノイズリデューサ４映像信号入力端子５Ｙ／Ｃ分離回路６倍速変換回路９スケーリンング処理回路１２マイコン１３タイミング発生回路１４切換器１５ディジタル・アナログ変換器１６映像信号出力端子１７、１９ＲＡＭメモリモジュール１８信号振り分け回路２０ＲＡＭメモリモジュール２０１、２０４、２０５マルチプレクサ２０８、２０９、２１２、２１３マルチプレクサ２０２、２０３、２０６デマルチプレクサ２０７、２１０、２１１、２１４デマルチプレクサ２１５デコーダ２１６、２１７、２１８、２１９ＲＡＭメモリモジュ
ール４０１、４０７マルチプレクサ４０２、４０８デマルチプレクサ４０９タイミング発生回路４０３、４０４、４０５、４０６メモリモジュール５０１、５０４、５０５マルチプレクサ５０８、５０９、５１２、５１３マルチプレクサ５０２、５０３、５０６デマルチプレクサ５０７、５１０、５１１、５１４デマルチプレクサ５１５デコーダ５１６、５１７、５１８、５２０ＲＡＭメモリモジュ
ール５２１ＲＡＭ制御部５２２映像信号出力端子

フロントページの続き (72)発明者石倉和夫東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者中嶋満雄神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マルチメディアシステム開発本部内 (72)発明者中間泰平神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マルチメディアシステム開発本部内 (72)発明者都留康隆神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マルチメディアシステム開発本部内 (72)発明者高田春樹神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所映像情報メディア事業部内

Claims

【特許請求の範囲】

【請求項１】現在到来している第１の映像信号とこの映
像信号を遅延した信号間で処理を行う第１の映像処理手
段と、現在到来している第２映像信号とこの映像信号を遅延し
た信号間で処理を行う第２の映像処理手段と、出力画像の約１画面分の記憶容量を備え、且つ予め設定
した値に上記１画面を分割し記憶する記憶手段と、上記予め設定した値に分割された画面を記憶する記憶手
段のそれぞれの入出力を制御するメモリ制御手段と、上記第１及び第２の映像信号処理手段からの映像データ
を入力し、上記メモリ制御手段に振り分け、上記メモリ
制御手段から出力された信号を上記第１及び第２の映像
信号処理手段に出力する信号振り分け手段と、１画面に表示する複数の画面の表示比率に応じて、上記
第１の映像処理手段からの映像信号を画面表示するか、
上記第２の映像処理手段からの映像処理手段からの映像
信号を画面表示するかの切り換え命令を出すモード制御
手段と、を備え、上記モード制御手段からの出力信号により上記
信号振り分け手段が上記メモリ制御手段から出力された
信号を上記第１及び第２の映像信号処理手段に出力する
ことを特徴とする画像メモリ制御装置。
【請求項２】請求項１記載の画像メモリ制御装置におい
て、上記記憶手段の出力を制御するメモリ制御手段を２
つ以上備え、上記記憶手段から同時に違う遅延量の信号
を出力することを特徴とする画像メモリ制御装置。
【請求項３】請求項１記載の画像メモリ制御装置におい
て、上記第２の映像処理手段は、上記第２の映像信号を
画面に表示する比率を変更するスケーリング処理手段で
あることを特徴とする画像メモリ制御装置。
【請求項４】請求項１記載の画像メモリ制御装置におい
て、上記第２の映像処理手段は、上記第２の映像信号を
インターレース信号からノンインターレース信号に変換
する倍速変換手段であることを特徴とする画像メモリ制
御装置。