JPH08329233A - メモリー制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 メモリーを効率的に用いる。 【構成】 ピクセルカウンター１及びブロックカウンタ
ー２がマルチプレクサー３に接続される。マルチプレク
サー３がメモリー４に接続される。端子１１から画像デ
ータが入力される。端子１１は、遅延回路５ａ、５ｂ及
び５ｃを介してライトセレクター６に接続される。ライ
トセレクター６は、メモリー４に接続される。メモリー
４は、遅延回路７ａ、７ｂ及び７ｃを介してリードセレ
クター８に接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばスキャナー装
置において、取り込んだビデオ信号を効率的にメモリー
に書き込むように制御することができるメモリー制御回
路を提供することにある。

【０００２】

【従来の技術】文字データや画像データを取り込み、Ｃ
ＲＴやＬＣＤ等のモニターにそのデータを表示すること
ができるスキャナー装置が知られている。このようなス
キャナー装置に用いられているメモリー（例えばダイナ
ミックＲＡＭ）は、ローアドレスやコラムアドレスのマ
ルチプレクサー、２ポートインターフェース、誤り検出
機能等からなるメモリーコントローラーにより制御され
る。通常、メモリーコントローラーは、ダイナミックＲ
ＡＭ（以下、ＤＲＡＭとする）に対するアクセスを１ラ
イン単位で行なっている。

【０００３】

【発明が解決しようとする課題】上述のように、１ライ
ン単位でアクセスを行なうと、使用するＤＲＡＭのコラ
ム方向のドット数が制約される。例えばＮＴＳＣ方式で
は、１ライン７５６画素あり、１ラインを９１０ｆＨで
書き込むと、１０２４画素必要となる。従って、１０２
４画素−７５６画素＝２６８画素分のメモリーエリアが
余ってしまい、効率的にＤＲＡＭを使用できない。つま
り、図４Ａに示すように、１ライン単位でメモリーアク
セスする場合には、コラム方向に１０２４画素設けられ
たメモリーが用いられ、１ラインが７５６画素の場合に
はコラム方向に２６８画素分の未使用エリアができてし
まう。また、ＤＲＡＭのコラム方向に設けられたドット
数以上のデータを取り込む場合には、シリアル／パラレ
ル変換等でデータを分割した後で、複数のメモリーに書
き込まなければならない。つまり、図４Ｂに示すよう
に、例えばコラム方向に５１２画素設けられているメモ
リーを用いる場合には、２つのメモリーに分割して書き
込まなければならない。この時には、各メモリーには、
１３４画素分の未使用エリアができてしまう。なお、図
４において、実線は奇数フィールドのデータであり、点
線は偶数フィールドのデータである。

【０００４】従って、この発明の目的は、メモリーエリ
アの効率的な使用を可能とするメモリー制御回路を提供
することにある。

【０００５】

【課題を解決するための手段】この発明は、所定ブロッ
クのデータを遅延させるｎ個からなる第１の遅延手段
と、第１の遅延手段に入力される前のデータ及び第１の
遅延手段のそれぞれから出力されるデータが供給される
第１の選択手段と、第１の選択手段から出力されるデー
タが書き込まれる記憶手段と、記憶手段から読み出され
たデータが供給されるｎ個からなる第２の遅延手段と、
第２の遅延手段に入力される前のデータ及び第２の遅延
手段のそれぞれから出力されるデータが供給される第２
の選択手段とからなり、記憶手段に対するデータの書き
込み時において、第１の所定ブロックエリアにデータを
全て記憶できない場合には、データのうちの残りのデー
タを第１の所定ブロックエリアに続く第２の所定ブロッ
クエリアの先頭から書き込み、記憶手段からのデータの
読み出し時において、第１の所定ブロックから読み出し
たデータに連続して第２の所定ブロックからデータを読
み出すようにしたメモリー制御回路である。

【０００６】

【作用】ＨＤ及びＶＤに基づいて、マルチプレクサーか
らアドレス信号、ＲＡＳ及びＣＡＳがメモリーに供給さ
れる。入力データは、遅延回路で遅延された後、ライト
セレクターに供給される。また、ライトセレクターに
は、遅延回路に入力される前の入力データが供給され
る。ライトセレクターで選択されたデータは、メモリー
に書き込まれる。メモリーから読み出されたデータは、
遅延回路及びリードセレクターに供給される。遅延回路
から出力されるデータは、リードセレクターに供給され
る。

【０００７】

【実施例】以下、この発明によるメモリー制御回路に関
して図面を参照して説明する。図１は、メモリー制御回
路のブロック図である。ピクセルカウンター１及びブロ
ックカウンター２には、端子１０からＨＤ信号及びＶＤ
信号が入力される。ピクセルカウンター１の出力データ
は、ブロックカウンター２及びマルチプレクサ３に供給
される。ブロックカウンター２の出力データは、マルチ
プレクサ３及びライトセレクター６とリードセレクター
８に供給される。マルチプレクサーでは、ピクセルカウ
ンター１及びブロックカウンター２の出力データに基づ
いて、アドレス信号、ＲＡＳ（Row Address Strobe) 及
びＣＡＳ(Column Address Strobe) が生成される。これ
らの信号は、メモリー（ＤＲＡＭ）４に出力される。な
お、メモリー４に対するアクセス単位は、例えば１ライ
ン２５６ドットでＲＡＳが可変とされる。これにより、
ローアドレスは、ブロック単位で可変可能となり、メモ
リーのコラムアドレスが２５６、５１２または１０２４
のいずれのものでもアドレス信号を変更することでアク
セス可能とされる。

【０００８】端子１１から入力される画像データは、遅
延回路５ａ及びライトセレクター６に供給される。遅延
回路５ａの出力データは、遅延回路５ｂ及びライトセレ
クター６に供給される。遅延回路５ｂの出力データは、
遅延回路５ｃ及びライトセレクター６に供給される。遅
延回路５ｃの出力データは、ライトセレクター６に供給
される。ライトセレクター６により選択されたデータ
は、メモリー４に書き込まれる。

【０００９】メモリー４から読み出されたデータは、遅
延回路７ａ及びリードセレクター８に供給される。遅延
回路７ａの出力データは、遅延回路７ｂ及びリードセレ
クター８に供給される。遅延回路７ｂの出力データは、
遅延回路７ｃ及びリードセレクター８に供給される。遅
延回路７ｃの出力データは、リードセレクター８に供給
される。リードセレクター８からは、選択されたデータ
が出力される。

【００１０】図２は、上述の説明で用いた各信号のタイ
ミングチャートである。図２ＡはＲＡＳの、図２ＢはＣ
ＡＳの、図２Ｃはアドレス信号の、図２Ｄは画像入力デ
ータの、図２Ｅはメモリー４に入力される画像データ
の、図２Ｆはメモリー４から出力される画像データの、
図２Ｇはリードセレクター８から出力される画像データ
の、図２Ｈはライトセレクター６の、図２Ｉはリードセ
レクター８のタイミングチャートである。なお、画像デ
ータのブロックサイズを２５６ドットとする。

【００１１】ＲＡＳ、ＣＡＳ、アドレス信号及び画像デ
ータは、図示のようにそれぞれ設定される。図２Ｃから
わかるように、各ブロック間の切り替わり時には、所定
クロック分の空白部（斜線部分）が生じる。書き込み時
において、遅延回路５ａ〜５ｃに空白部のデータがある
場合には、ライトセレクター６に入力されるデータが切
り替えられる。なお、遅延回路５ａからセレクター６に
入力されるデータを０、遅延回路５ｂからセレクター６
に入力されるデータを１、遅延回路５ｃからセレクター
６に入力されるデータを２、遅延回路５ｃからセレクタ
ー６に入力されるデータを３とする。これらのデータ番
号は、図２Ｈ及び図２Ｉの番号と対応する。

【００１２】例えば、メモリー４に対するデータ０の書
き込み時に空白部が発生すると、データ０の残りのデー
タは、次のブロックの先頭から書き込まれる。以下、ブ
ロックの切り替わり目毎にデータが遅延される（図２Ｅ
参照）。メモリー４に書き込まれたデータは、図２Ｆに
示すように、各データ間に空白部を伴ったままブロック
単位で読み出される。このため、ブロックの切り替わり
時に、各データのブロックが途切れる。このデータは、
遅延回路７ａ〜７ｃに順次供給される。途切れてしまっ
た残りのデータは、遅延回路７ａ〜７ｃの所定のタイミ
ングで、次のデータブロックとしてリードセレクター８
に出力される。リードセレクター８からは、図２Ｇに示
すように、途切れたデータが本来のデータの後に継ぎ目
なく続いて出力される。メモリー４へのライト／リード
は、図２Ｈ及び図２Ｉのタイミングでそれぞれなされ
る。

【００１３】図３は、データのライト／リードがなされ
るメモリー４の略線図である。なお、実線を奇数フィー
ルドのデータ、点線を偶数フィールドのデータとする。
図３Ａに示されるメモリーは、コラム方向に１０２４画
素設けられている。１ライン７５６画素のデータを書き
込む場合には、偶数フィールドの１ライン目のデータが
全て書き込まれた後、奇数フィールドの１ライン目のデ
ータが引き続き書き込まれる。これにより、未使用エリ
アがメモリーの下部にまとめられる。この未使用エリア
は、例えばシステムとして他の用途に割り当てることが
できる。

【００１４】また、図３Ｂに示されるメモリーは、コラ
ム方向に５１２画素設けられている。このようなメモリ
ーを用いて１ライン７５６画素のデータを書き込む場合
には、奇数フィールドのデータを書き終えた後に偶数フ
ィールドのデータを続けて書き込む。これにより、コラ
ム方向に未使用エリアを発生させないで済む。

【００１５】なお、上述では、ＮＴＳＣ方式の画像信号
を例として説明したが、例えばＰＡＬ方式の画像信号に
も対応することができる。従って、ＰＡＬ方式の画像デ
ータとＮＴＳＣ方式の画像データを共通のメモリー構成
で書き込むことができる。

【００１６】

【発明の効果】この発明に依れば、メモリーを効率的に
使用することができるため、メモリーを分割せずにＮＴ
ＳＣ方式及びＰＡＬ方式の画像データを同じメモリーに
書き込むことができる。また、未使用エリアをロー方向
でまとめられるので、そのエリアをシステムとして他の
用途に割り当てることが可能となる。さらに、メモリー
のコラム数による画像サイズの制限がなくなるので、現
行のテレビジョン方式の他に、ＨＤ（High Definition)
方式等の画像データもメモリーに書き込むことができ
る。

【図面の簡単な説明】

【図１】メモリー制御回路のブロック図である。

【図２】メモリー制御回路において発生される信号のタ
イミングチャートである。

【図３】メモリーの略線図である。

【図４】従来技術の説明に用いる図である。

【符号の説明】

１ ピクセルカウンター ２ ブロックカウンター ４ メモリー ６ ライトセレクター ８ リードセレクター

───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯島 利幸 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 宮崎 和雅 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 石井 佳代 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 所定ブロックのデータを遅延させるｎ個
   からなる第１の遅延手段と、 上記第１の遅延手段に入力される前のデータ及び上記第
   １の遅延手段のそれぞれから出力されるデータが供給さ
   れる第１の選択手段と、 上記第１の選択手段から出力されるデータが書き込まれ
   る記憶手段と、 上記記憶手段から読み出された上記データが供給される
   ｎ個からなる第２の遅延手段と、 上記第２の遅延手段に入力される前のデータ及び上記第
   ２の遅延手段のそれぞれから出力されるデータが供給さ
   れる第２の選択手段とからなり、 上記記憶手段に対する上記データの書き込み時におい
   て、第１の所定ブロックエリアに上記データを全て記憶
   できない場合には、上記データのうちの残りのデータを
   上記第１の所定ブロックエリアに続く第２の所定ブロッ
   クエリアの先頭から書き込み、 上記記憶手段からの上記データの読み出し時において、
   上記第１の所定ブロックから読み出したデータに連続し
   て上記第２の所定ブロックからデータを読み出すように
   したメモリー制御回路。
2. 【請求項２】 上記メモリー制御回路は、スキャナー装
   置に含まれることを特徴とするメモリー制御回路。