JP5669504B2 - 画像処理装置及びその制御方法 - Google Patents

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Description

本発明は画像処理装置ならびにその制御方法に関し、特には画像縮小処理のための画像処理装置並びにその制御方法に関する。
デジタルカメラなどの撮像装置に搭載されている、CCDイメージセンサやCMOSイメージセンサなどの撮像素子が備える画素の数は、1000万を超えるものも珍しくなくなっている。画素数の増大は画像データ量の増大を招くため、全画素を用いて撮像した画像(原画像)から、用途に応じた画像の縮小処理を行う場合がある。
一般に、画像の縮小は、画素の間引きや補間により実現されるが、画素の間引きや補間によって高周波成分が折り返しノイズとして現れることを抑制するため、前処理として、帯域制限フィルタ(ローパスフィルタ)を用いて原画像から高周波成分を除去する。
一般に、原画像をより低い周波数帯域に制限することができるローパスフィルタを用いることができれば、折り返しノイズの影響を抑制しながら、より大きな縮小率で、かつ高画質な縮小画像を得ることが可能となる。
特許文献1では、2個のラインメモリを用いてローパスフィルタを実現する構成が開示されているが、高画質かつ高縮小率(例えば垂直縮小率を1/5や1/10とした場合)の画像を得るためには、タップ数の大きなプリフィルタが必要となる。
また、特許文献2では、入力画像データを中間画像データに変換することによって、画像処理回路の規模や画像処理の負荷を抑制する構成が開示されているが、縮小率の異なる画像を生成する度に中間画像データに変換すると、メモリの読み書きが多く発生する。
特開2001−036812号公報 特開2007−067917号公報
画像を低周波帯域に制限するためのローパスフィルタの実現には多くのラインメモリが必要であり、回路規模が大きいだけでなく、コストが高くなる。
一方、ラインメモリの数を少なくし、規模及びコストを低減したローパスフィルタ回路を画像の縮小処理に用いた場合、縮小率を高くすると帯域制限(すなわち、折り返しノイズの抑制)が不十分となり、縮小画像の画質が低下するという問題があった。
本発明はこのような従来技術の課題に鑑みてなされたものであり、回路規模を抑制しながら、高縮小率かつ高画質の縮小画像を生成可能な画像処理装置及びその制御方法を提供することを目的とする。
上述の目的は、原画像を縮小し、設定された縮小率の縮小画像を生成する画像処理装置であって、原画像に対して縮小処理を適用し、第1の縮小画像を出力する、可変縮小率を有する第1の縮小手段と、第1の縮小画像に対し、固定縮小率の縮小処理を適用し、第2の縮小画像を出力する第2の縮小手段と、を有し、第1の縮小手段は、設定された縮小率が、可変縮小率の最高縮小率より高い場合、第1の縮小手段による縮小処理と、固定縮小率の縮小処理との組み合わせにより、設定された縮小率が実現できるように可変縮小率を設定し、第2の縮小手段が、設定された縮小率の縮小画像を出力することを特徴とする画像処理装置によって達成される。
このような構成により、本発明によれば、回路規模を抑制しながら、高縮小率かつ高画質の縮小画像を生成可能な画像処理装置及びその制御方法が実現できる。
本発明の実施形態に係る画像処理装置の構成例を示すブロック図。 図1における縮小回路の構成例を示すブロック図。 本発明の実施形態に係る画像処理装置の動作を説明するためのフローチャート。 本発明の実施形態に係る画像処理装置が生成する階層画像の例を示す図。 本発明の実施形態に係る画像処理装置における帯域制限フィルタ特性と画素間引きの例を説明する図。
以下、添付図面を参照して、本発明をその好適かつ例示的な実施形態に基づき詳細に説明する。
図1は、本発明の実施形態に係る画像処理装置の構成例を示すブロック図である。本実施形態では、マルチレート信号処理のために帯域分離された各縮小画像の最大階層数を4とした場合の構成例について説明するが、最大階層数は4より多くても少なくてもよい。
画像処理装置のユーザインタフェース(I/F)1は、ユーザから入力される各種の操作コマンドやパラメータ(画像の縮小率X、動画モード/静止画モードの切換等)を受け付けて、受け付けたコマンドやパラメータを制御回路2に出力する。なお、縮小率が「大きい」又は「高い」という場合、縮小率の絶対値が小さい(より小さく縮小する)ことを、縮小率が「小さい」又は「低い」という場合、縮小率の絶対値が大きい(あまり縮小しない)ことを意味する。
制御回路2は、ユーザI/F1から入力される操作コマンドやパラメータ等の情報に対応して制御信号を生成し、縮小補間回路31、縮小回路32、縮小回路33、縮小回路34に出力する。
第1の縮小手段としての縮小補間回路31は、可変縮小率を有する縮小回路である。縮小補間回路31は、図示しない撮像部から得られる原画像データに、制御回路2から入力される縮小率に応じて決定した縮小率の縮小処理を適用し、第1の縮小画像を生成する。縮小補間回路31は、設定される縮小率に応じた周波数帯域制限特性を実現する線形フィルタと、水平方向の画素を間引く間引き回路、垂直方向の画素を間引く間引き回路などを有する。縮小補間回路31の構成及び動作については後で詳細に説明する。縮小補間回路31は、第1の縮小画像を第1階層画像として出力画像切換回路4と縮小回路32に出力する。なお、原画像データは撮像部からでなく、記憶装置や外部装置などから供給されてもよい。
第2の縮小手段としての縮小回路32は、帯域を半分にする固定のフィルタ、例えば[1 2 1]/4といったローパスフィルタを用いて第1階層画像の高周波成分を除去する。なお、ここでローパスフィルタは空間フィルタであり、[1 2 1]/4という空間フィルタをある画素列p1,p2,p3におけるp2に適用する場合、適用後の値p2’は
p2’=(1×p1+2×p2+1×p3)/4
という演算で得られる。従って、縮小回路32は、第1階層画像に含まれる各画素についてこのような演算を行うことで、その周波数帯域が半分に制限された画像を生成する。以下の説明においても、空間フィルタの適用は同様に行われる。
縮小回路32は、制御回路2から入力される制御信号に対応して、帯域を半分に制限した画像に含まれる画素を水平方向及び垂直方向の両方で1/2に間引きし、第2の縮小画像を生成する。縮小回路32は第2の縮小画像を第2階層画像として出力画像切換回路4と縮小回路33に出力する。
第3の縮小手段としての縮小回路33は、帯域を半分にする固定のフィルタ、例えば[1 2 1]/4といったローパスフィルタを用いて第2階層画像の高周波成分を除去する。縮小回路33は、制御回路2から入力される制御信号に対応して、帯域を半分に制限した画像に含まれる画素を水平方向及び垂直方向の両方で1/2に間引きし、第3の縮小画像を生成する。この第3の縮小画像の画素数は、第1の縮小画像に含まれる画素を水平方向及び垂直方向の両方で1/4に間引いたものと等しくなる。縮小回路33は第3の縮小画像を第3階層画像として出力画像切換回路4と縮小回路34に出力する。
もう1つの第3の縮小手段としての縮小回路34は、帯域を半分にする固定のフィルタ、例えば[1 2 1]/4といったローパスフィルタを用いて第3階層画像の高周波成分を除去する。縮小回路34は、制御回路2から入力される制御信号に従って、帯域を半分に制限した画像に含まれる水平方向及び垂直方向の両方で画素を1/2に間引きし、第4の縮小画像を生成する。この第4の縮小画像の画素数は、第1の縮小画像に含まれる画素を水平方向及び垂直方向の両方で1/8に間引いたものと等しくなる。縮小回路34は第4の縮小画像を第4階層画像として出力画像切換回路4に出力する。
出力画像切換回路4は、制御回路2からの縮小率に応じて、第1階層画像〜第4階層画像の1つ以上を選択し、マルチレート信号処理回路6による合成処理のために記憶装置である画像メモリ5に保存する。
マルチレート信号処理回路6は、画像メモリ5に保存された階層画像を合成して、最終的な縮小画像を生成する。すなわち、画像メモリ5に保存された階層画像のうち、縮小率の高い階層画像は、SN比が高く、解像感は低い。また、縮小率の低い階層画像は、解像感は高いが、SN比が低い。そのため、それぞれの特性を利用し、縮小率の低い階層画像のうち、同一色の領域のような部分については、縮小率の高い階層画像を合成することにより、画質のよい縮小画像を生成することができる。このような、マルチレート信号処理回路6における画像合成動作は本技術分野において周知であるため、詳細な説明は省略する。
図2は、縮小補間回路31、縮小回路32、縮小回路33、縮小回路34の構成例を示す図である。
縮小補間回路31において、制御信号発生回路10は、制御回路2からの制御信号に含まれる縮小率から、縮小補間回路31で行う縮小処理の縮小率を決定する。そして、制御信号発生回路10は、決定した縮小率に応じた帯域制限特性を有するローパスフィルタを水平縮小補間回路11で原画像01Cに適用させ、原画像01Cを帯域制限する。
具体的には、制御信号発生回路10は、縮小率に応じて水平縮小補間回路11が有する図示しない線形フィルタの周波数帯域制限特性を変更する。線形フィルタは例えば水平フィルタであってよい。水平縮小補間回路11はさらに、帯域制限された原画像01Cの画素を、制御信号発生回路10が決定した縮小率で、水平方向に間引く。この、水平方向に縮小された水平縮小画像01Dは、ラインメモリ12および乗算器13に供給される。このように、ラインメモリ12に記憶するまえに画素を間引くことにより、ラインメモリ12の容量を削減することができる。
なお、制御信号発生回路10は、制御回路2からの縮小率に応じて、縮小補間回路31で適用する縮小処理の縮小率を決定する。制御信号発生回路10は、制御回路2から設定された縮小率(目標縮小率)が、縮小補間回路31で適用可能な可変縮小率の範囲内であれば、目標縮小率を縮小補間回路31で適用する縮小処理の縮小率と決定する。一方、目標縮小率が縮小補間回路31が適用可能な可変縮小率の最高縮小率よりも高い場合、制御信号発生回路10は縮小補間回路31で適用する縮小処理の縮小率を次のように決定する。制御信号発生回路10は、縮小補間回路31で適用する縮小率と、縮小回路32〜縮小回路34の固定縮小率の1つ以上との組み合わせによって目標縮小率を実現することができるよう、縮小補間回路31における縮小率を決定する。縮小補間回路31の回路規模、特に線形フィルタの回路規模とラインメモリ12の容量を小さく済ませるために、線形フィルタの周波数帯域制限特性が対応する縮小率は×1.0(1/1)〜×0.5(1/2)であることが望ましい。
制御信号発生回路10はまた、制御回路2からの制御信号に従って、ラインメモリ12に対する水平縮小画像01Dの書き込みタイミングおよび読み出しタイミングを制御する。
制御信号発生回路10はまた、縮小補間回路31で行う縮小率に対応したバイリニア補間を行うための補間係数αを画素毎に演算し、乗算器13に補間係数αを、乗算器14に(1−α)を供給する。
ラインメモリ12は、制御信号発生回路10からの制御に従い、水平縮小画像01Dを記憶し、1水平走査周期時間遅延して乗算器14に供給する。
乗算器13は、入力される水平縮小画像01Dの各画素に補間係数αを乗算して加算器15に出力する。
乗算器14は、ラインメモリ12から入力される画像(以下、第1階層遅延画像01Eと記述する)の各画素に係数(1−α)を乗算して加算器15に出力する。
加算器15は、乗算器13、乗算器14から入力される乗算結果を加算して、
D×α+E×(1−α)
で表される加算画像(以下、加算画像01Fと記述する)を間引き回路16へ出力する。なお、上式においてDは水平縮小画像01Dの画素値、Eは遅延画像01Eの画素値を表す。
制御信号発生回路10は、縮小補間回路31で行う縮小率に応じて、間引き回路16で加算画像01Fの垂直方向の画素間引きを行って第1の縮小画像を生成し、第1階層画像として出力画像切換回路4と縮小回路32に出力する。
なお、加算画像01Fを演算するための乗算器13、乗算器14および加算器15は、実際には、より回路規模を小さくするために、等価である(D−E)×α+Eを演算する回路によって構成される。
縮小回路32において、制御信号発生回路20は、まず、入力される第1階層画像の各画素に水平縮小回路21で[1 2 1]/4の水平フィルタをかけて帯域を制限したのち、水平方向の画素を1/2に間引く。このようにして生成された水平縮小画像(以下、水平縮小画像02Aと記述する)は、制御信号発生回路20の制御に従い、ラインメモリ22及び23に書き込まれる。
ラインメモリ22は、制御信号発生回路20の制御に従って、水平縮小画像02Aを記憶し、1水平走査周期遅延してラインメモリ23及び乗算器24に供給する。
ラインメモリ23は、制御信号発生回路20の制御に従って、ラインメモリ22から供給される画像を記憶し、さらに1水平走査周期遅延し、あわせて2水平走査周期遅延した水平縮小画像02Aを画像02Cとして加算器25に出力する。
乗算器24は、ラインメモリ22から供給される画像に2を乗算し、画像02Bとして加算器25に出力する。
加算器25は、画像02A、画像02B、画像02Cの各画素を加算する。
ビットシフト回路26は加算結果02A+02B+02Cの各画素の値を2ビット右シフトし、高周波成分を除去して画像02Dとして間引き回路27に出力する。
間引き回路27は、制御信号発生回路20の制御に従い、画像02Dの画素を垂直方向に1/2間引いて第2の縮小画像を生成し、第2階層画像として出力画像切換回路4と縮小回路33に出力する。
縮小回路33及び縮小回路34は縮小回路32と同一の回路構成を有し、それぞれ、第2階層画像と第3階層画像とに対して縮小回路32と同様の処理を適用し、第3階層画像と第4階層画像を生成する。縮小回路33が生成した第3階層画像は縮小回路34と出力画像切換回路4に出力される。縮小回路34が生成した第4階層画像は出力画像切換回路4に出力される。
次に、出力画像切換回路4は、制御回路2からの縮小率に応じて、入力される第1階層画像〜第4階層画像のうち、マルチレート信号処理回路6での合成処理用に画像メモリ5に出力する階層画像を選択し、選択した階層画像を画像メモリ5に保存する。
ここで、水平4096画素、垂直3072画素の原画像を、水平1536画素、垂直1152画素に縮小する場合について、本実施形態に係る画像処理装置の動作を図3〜図5を参照してさらに説明する。
この場合、縮小率は水平方向、垂直方向とも3/8(37.5%)である。縮小率が1/2から1/4(4/8から2/8)の範囲にある。制御回路2は、画像の縮小率を縮小補間回路31〜縮小回路34に与える。
S301において、縮小補間回路31の制御信号発生回路10は、後段の縮小回路32〜縮小回路34がそれぞれ1/2の縮小回路であることを考慮し、縮小補間回路31で行う縮小処理の縮小率を6/8に決定する。そして、制御信号発生回路10は、水平縮小補間回路11が有する線形フィルタの周波数帯域制限特性を縮小率6/8に対応する特性に設定するとともに、水平方向の間引き回路に縮小率6/8を設定する。この設定に従い、水平縮小補間回路11では、原画像に縮小率6/8に対応した線形フィルタを適用して帯域制限した後、水平方向の画素を6/8に間引く。そして、制御信号発生回路10は、間引き回路16に垂直方向の縮小率6/8に設定する。間引き回路16は、この設定に従い、加算器15から出力される加算画像01Fの画素を垂直方向において6/8に間引きし、第1階層画像401(図4)を生成する(S301)。
ここで、縮小補間回路31の縮小率6/8の線形フィルタと、間引き回路16における間引き動作について、図5を用いて説明する。
縮小補間回路31は、縮小率6/8の場合、4×N+2(Nは0以上の整数)番目の画素を間引き、4×N+1番目の画素はそのままの値とし、4×N+3番目と4×N+4番目の画素については右隣の画素との加算平均値を出力する。
すなわち、入力画像の各画素を画素A、B、C、D、E、F、G、H、I…とすると、
画素Aは、4×N+1番目の画素であるから、フィルタ処理後の値A’=A×1.0+B×0.0とする。
画素Bは、4×N+2番目の画素である。最終的には間引き回路16で間引かれるが、フィルタ処理後の値B’=B×0.75+C×0.25を求める。
画素Cは、4×N+3番目の画素であるから、フィルタ処理後の値C’=C×0.5+D×0.5とする。
画素Dは、4×N+4番目の画素であるから、フィルタ処理後の値D’=D×0.25+E×0.75となる。
同様に、画素Eについては、E’=E×1.0+F×0.0、画素Fについては、F’=F×0.75+G×0.25、画素GについてはG’=G×0.5+H×0.5、画素HについてはH’=H×0.25+I×0.75である。以後、水平縮小補間回路11は、同様にして、各画素に対してフィルタ処理を適用する。
このフィルタ処理により、4×N+1番目の画素、4×N+3番目の画素、及び4×N+4番目の画素の周波数特性は図5(a)〜(c)に示すようなものになる。
水平縮小補間回路11の間引き回路は、図5(d)に示すように4N+2番目の画素を間引くことにより、水平3072画素の水平縮小画像01Dを生成する。また、加算器15の出力する加算画像01Fを間引き回路16で垂直方向に間引くことにより、水平3072画素、垂直2304画素の第1階層画像401(図4)が生成される。第1階層画像401は、縮小回路32と出力画像切換回路4に与えられる。
S305で出力画像切換回路4は、第1階層画像401が、制御回路2からの縮小率に対応した所望の大きさかどうか判別する。ここでは、所望の大きさでないため、出力画像切換回路4はS306の判断へ移る。
縮小回路32は、入力された第1階層画像に対して、上述した処理を適用し、画素数が垂直方向、水平方向とも1/2の、水平1536画素、垂直1152画素の第2階層画像402(図4)を生成する。縮小回路32は、第2階層画像402を、縮小回路33及び出力画像切換回路4に出力する(S302)。
S306で、出力画像切換回路4は、第2階層画像402が所望の大きさであることを判別する。これにより、出力画像切換回路4は、画像メモリ5に出力する画像の階層数を3と決定する。つまり、出力画像切換回路4は、所望の大きさを有する階層画像と、それより小さな階層画像の全てを、画像メモリ5に出力する画像として決定する。
具体的には、出力画像切換回路4は、縮小画像生成部(縮小補間回路31〜縮小回路34)が図1の構成であるとき、目標の縮小率が1/1〜1/2であれば、第1階層画像401〜第4階層画像404の全てを画像メモリ5に保存する。
また、縮小率が1/2未満〜1/4のとき、出力画像切換回路4は、第2階層画像402〜第4階層画像404を画像メモリ5に保存する。
縮小率が1/4未満〜1/8のとき、出力画像切換回路4は、第3階層画像403及び第4階層画像404を画像メモリ5に保存する。
縮小率が1/8未満〜1/16のとき、出力画像切換回路4は、第4階層画像404を画像メモリ5に出力する。
なお、より高い縮小率に対応する必要があれば、縮小回路32〜縮小回路34における固定縮小率を上げるか、縮小回路の接続数を増加させればよいことは理解されるであろう。
縮小回路33は、入力された第2階層画像に対して上述した処理を適用し、画素数が垂直方向、水平方向とも1/2の、水平768画素、垂直576画素の第3階層画像403(図4)を生成する。縮小回路33は、第3階層画像403を、縮小回路34及び出力画像切換回路4に出力する(S303)。
出力画像切換回路4は、S306で既に画像メモリ5に出力する画像の階層数を決定しているので、S307における判断は行わない。
縮小回路34は、入力された第3階層画像に対して、上述した処理を適用し、画素数が垂直方向、水平方向とも1/2の、水平384画素、垂直288画素の第4階層画像404を生成する。縮小回路34は、第4階層画像404(図4)を、出力画像切換回路4に出力する(S304)。
出力画像切換回路4は、S306で既に画像メモリ5に出力する画像の階層数を決定しているので、S308における判断は行わない。
このように、本実施形態によれば、比較的小さな縮小率に対応した可変縮小率の縮小補間回路31と、固定縮小率を有する縮小回路32〜縮小回路34とが多段接続された構成を有する。1回の縮小処理によって所望の縮小率の画像を生成せず、1段目の縮小回路(縮小補間回路31)で対応する最大の縮小率を低く(最大でも×0.5)とすることで、
・1段目の縮小回路において必要となる帯域制限フィルタのタップ数を多くする必要が無く、フィルタの回路規模が小さくて済む、
・最も処理する画素数が多い1段目の縮小回路において、ラインメモリ12の容量が1ライン分で済む、という利点がある。
また、可変縮小率の縮小回路と、固定縮小率の縮小回路の1つ以上を多段接続した構成により、広範囲の縮小率に対応できる上、フィルタ処理回数の異なる複数階層の画像が得られ、マルチレート信号処理による高画質な縮小画像の生成に有利である。
また、2段目以降、特には3段目以降の縮小回路(縮小回路33〜)においては、ラインメモリの容量が大幅に削減できる。
さらに、出力画像切換回路4が、所望のサイズの縮小画像のみならず、それよりもサイズの小さな(しかしSN比が高い)階層画像を画像メモリ5に保存するため、マルチレート信号処理による高画質な縮小画像の生成に有利である。
さらに、本実施形態の構成では、複数の縮小回路を多段接続した構成を有するため、1つの縮小回路を繰り返し用いる構成と比較して、画像メモリに対する必要読み書き量(メモリバンド幅)を大幅に削減することができる。
例えば、上述の例を1つの縮小回路を複数回用いることで実現する場合を考えると、
・第1階層画像(水平3072画素、垂直2304画素)の書き込み
・第1階層画像(水平3072画素、垂直2304画素)の読み出し
・第2階層画像(水平1536画素、垂直1152画素)の書き込み
・第2階層画像(水平1536画素、垂直1152画素)の読み出し
・第3階層画像(水平768画素、垂直576画素)の書き込み
・第3階層画像(水平768画素、垂直576画素)の読み出し
・第4階層画像(水平384画素、垂直288画素)の書き込み
・第4階層画像(水平384画素、垂直288画素)の読み出し
が必要となり、約18.8M画素分のメモリアクセス量(メモリバンド幅)が必要である。
これに対し、本実施形態の構成では、
・第2階層画像(水平1536画素、垂直1152画素)の書き込み
・第3階層画像(水平768画素、垂直576画素)の書き込み
・第4階層画像(水平384画素、垂直288画素)の書き込み
でよいので、約2.3M画素分、すなわち1/8のメモリバンド幅で足りる。この、メモリバンド幅の削減効果は縮小率が高くなるほど顕著になる。
以上説明したように、本実施形態によれば、可変縮小率の縮小回路と、固定縮小率の縮小回路の1つ以上を多段接続した構成により縮小画像を生成する。それにより、1回の縮小処理で縮小画像を生成する構成に対し、帯域制限フィルタの回路規模が小さくて済むという利点がある。また、複数回の縮小処理を1つの縮小回路を繰り返して実行する構成よりも、メモリバンド幅を大幅に削減できる。また、マルチレート信号処理に適した階層画像を容易に得ることができる。
なお、上述の実施形態においては、本発明を好適に利用できるマルチレート信号処理による縮小画像生成を前提として説明した。しかし、マルチレート信号処理による縮小画像生成は本発明に必須でなく、所望のサイズの縮小画像のみを出力するように構成してもよい。
(その他の実施形態)
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア(プログラム)を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ(またはCPUやMPU等)がプログラムを読み出して実行する処理である。

Claims (7)

  1. 原画像を縮小し、設定された縮小率の画像を生成する画像処理装置であって、
    前記原画像に対して縮小処理を適用するための第1の縮小手段と、
    前記第1の縮小手段から出力された画像に対して1回以上縮小処理を適用するための第2の縮小手段と、
    複数の画像を合成するための合成手段を有し、
    前記第1の縮小手段の縮小処理における縮小率は可変であり、前記第2の縮小手段の縮小処理における縮小率は固定であり、前記第2の縮小手段は縮小処理を適用するごとに画像を出力し、
    前記第1の縮小手段は、前記設定された縮小率が前第1の縮小手段で適用可能な縮小率より高い場合、前記第1の縮小手段による縮小処理と前記第2の縮小手段による1回以上の縮小処理との組み合わせによって前記設定された縮小率が実現できるように前記第1の縮小手段による縮小処理の縮小率を設定し
    前記合成手段は、前記第1の縮小手段および前記第2の縮小手段で得られた複数の画像のうち、前記設定された縮小率の画像と、前記設定された縮小率よりも高い縮小率の画像とを合成して、前記設定された縮小率の新たな画像を生成することを特徴とする画像処理装置。
  2. 前記第1の縮小手段による縮小処理の縮小率、1/1から1/2の間で可変であることを特徴とする請求項1に記載の画像処理装置。
  3. 前記第1の縮小手段および前記第2の縮小手段から出力された画像のうち、前記設定された縮小率の画像と、前記設定された縮小率よりも高い縮小率の画像とを選択して記憶装置に記憶させる選択手段をさらに有し、
    前記合成手段は、前記選択手段に選択されて前記記憶装置に記憶された画像を合成することを特徴とする請求項1または2に記載の画像処理装置。
  4. 前記合成手段は、前記設定された縮小率に応じて、合成する画像の数を変更することを特徴とする請求項1乃至3のいずれか1項に記載の画像処理装置。
  5. 前記合成手段は、前記設定された縮小率が高くなるほど、合成する画像の数を減らすことを特徴とする請求項4に記載の画像処理装置。
  6. 原画像を縮小し、設定された縮小率の縮小画像を生成する画像処理装置の制御方法であって、
    第1の縮小手段が、前記原画像に対して縮小処理を適用する第1の縮小工程と、
    第2の縮小手段が、前記第1の縮小工程で得られた画像に対して1回以上縮小処理を適用する第2の縮小工程と
    合成手段が、複数の画像を合成する合成工程と、を有し、
    前記第1の縮小工程の縮小処理における縮小率は可変であり、前記第2の縮小工程で繰り返される縮小処理における縮小率は固定であり、前記第2の縮小工程は縮小処理を適用するごとに画像を出力し、
    前記第1の縮小工程において前記第1の縮小手段は、前記設定された縮小率が前記第1の縮小工程で適用可能な縮小率より高い場合、前記第1の縮小工程による縮小処理と前記第2の縮小工程による1回以上の縮小処理との組み合わせによって前記設定された縮小率が実現できるように前記第1の縮小工程における縮小処理の縮小率を設定し
    前記合成工程において前記合成手段は、前記第1の縮小工程および前記第2の縮小工程で得られた複数の画像のうち、前記設定された縮小率の画像と、前記設定された縮小率よりも高い縮小率の画像とを合成して、前記設定された縮小率の新たな画像を生成することを特徴とする画像処理装置の制御方法。
  7. コンピュータを、請求項1乃至請求項のいずれか1項に記載の画像処理装置の各手段として機能させるためのプログラム。
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