JP2000354028A - ビット同期回路 - Google Patents
ビット同期回路Info
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- signal
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Abstract
(57)【要約】
【課題】 １０Gb/s以上の高速ビットレートでも動作
し、不感位相がなく、瞬時に同期を行うことができるビ
ット同期回路を提供する。 【解決手段】 クロック信号１及びプリアンブルにクロ
ック信号１の半分の周波数を持つクロック信号２が含ま
れているデータ信号を入力とし、クロック信号１に同期
し半分の周波数を持ち相互に位相がπ/2異なるクロック
信号３及び４を生成し、クロック信号２と３と及び２と
４とをそれぞれ位相比較回路１及び２で位相比較し、位
相比較回路１及び２の出力を振幅比較回路で比較し、ク
ロック信号１又はその位相反転信号のいずれかを選択
し、それに同期してデータ信号を出力する。クロック信
号２の周波数をクロック信号１と同じにすることができ
る。また、振幅比較回路で振幅比較を行う代わりに、電
圧比較回路で電圧比較を行ってもよい。
し、不感位相がなく、瞬時に同期を行うことができるビ
ット同期回路を提供する。 【解決手段】 クロック信号１及びプリアンブルにクロ
ック信号１の半分の周波数を持つクロック信号２が含ま
れているデータ信号を入力とし、クロック信号１に同期
し半分の周波数を持ち相互に位相がπ/2異なるクロック
信号３及び４を生成し、クロック信号２と３と及び２と
４とをそれぞれ位相比較回路１及び２で位相比較し、位
相比較回路１及び２の出力を振幅比較回路で比較し、ク
ロック信号１又はその位相反転信号のいずれかを選択
し、それに同期してデータ信号を出力する。クロック信
号２の周波数をクロック信号１と同じにすることができ
る。また、振幅比較回路で振幅比較を行う代わりに、電
圧比較回路で電圧比較を行ってもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル通信、
光インターコネクション等に用いられる電子回路の構成
要素であるビット同期回路に関する。
光インターコネクション等に用いられる電子回路の構成
要素であるビット同期回路に関する。
【０００２】
【従来の技術】パケット通信では、各々の回線で交換機
に到着するパケットのタイミングが異なっている。これ
ら位相が不規則なパケットを受信する場合に、誤りなく
データを識別して再生するためには、システムクロック
に入力パケットデータの位相を合わせるビット同期回路
が有効である。また、交換機ボード間配線を著しく小型
化する技術として注目されている光インターコネクショ
ン技術においても、光インターコネクションの受信側で
光電気変換された後、並列入力されたデータの位相を合
わせるビット同期回路が必要である。
に到着するパケットのタイミングが異なっている。これ
ら位相が不規則なパケットを受信する場合に、誤りなく
データを識別して再生するためには、システムクロック
に入力パケットデータの位相を合わせるビット同期回路
が有効である。また、交換機ボード間配線を著しく小型
化する技術として注目されている光インターコネクショ
ン技術においても、光インターコネクションの受信側で
光電気変換された後、並列入力されたデータの位相を合
わせるビット同期回路が必要である。
【０００３】第１の従来技術としては、小泉により特開
平４−１６０３２号公報に記載されているように、多相
クロック又は多相データを用いてデータをクロックに同
期させる方法がある。この方法では、正確に位相調整さ
れたクロックを必要とし、４相クロックを用いる場合に
はπ以上の位相余裕が必要である。しかし、ビットレー
トが高くなると必然的に位相余裕が小さくなる。電気回
路の性能限界から、この方法では１Gb/s以上のビットレ
ートでのビット同期は困難である。
平４−１６０３２号公報に記載されているように、多相
クロック又は多相データを用いてデータをクロックに同
期させる方法がある。この方法では、正確に位相調整さ
れたクロックを必要とし、４相クロックを用いる場合に
はπ以上の位相余裕が必要である。しかし、ビットレー
トが高くなると必然的に位相余裕が小さくなる。電気回
路の性能限界から、この方法では１Gb/s以上のビットレ
ートでのビット同期は困難である。
【０００４】第２の従来技術としては、A.Tajima等の論
文「A 10Gb/s optical asynchronous cell/packet rece
iver with a fast bit-synchronization circuit」(Tec
h.Dig.,ECOC'98,TuI6-1 ）に記載されているように、多
相クロックを用いるビット同期回路がある。この論文で
は１０Gb/sでの動作が確認されたとしているが、４相ク
ロックそれぞれとデータとの位相比較をディジタル的に
行っているので位相余裕の問題は解決されているもの
の、正確に位相調整された多相クロックが必要であるこ
とには変わりはない。
文「A 10Gb/s optical asynchronous cell/packet rece
iver with a fast bit-synchronization circuit」(Tec
h.Dig.,ECOC'98,TuI6-1 ）に記載されているように、多
相クロックを用いるビット同期回路がある。この論文で
は１０Gb/sでの動作が確認されたとしているが、４相ク
ロックそれぞれとデータとの位相比較をディジタル的に
行っているので位相余裕の問題は解決されているもの
の、正確に位相調整された多相クロックが必要であるこ
とには変わりはない。
【０００５】第３の従来技術としては、H.Rokugawa等の
論文「A Skew Free Receiver Circuit for Gigabit Opt
ical Parallel Interconnection 」(Tech.Dig.,ECOC'9
3,Wep10.5.p.63)に記載されているように、クロックと
データとの位相関係をパルス幅に変換して位相検出を行
う方法がある。しかし、この方法では、データ及びクロ
ック波形の立上がり又は立下がり時間がデータビット周
期の５割程度以上の時間になると、位相関係をパルス幅
に変換することが困難になってくる。従って、前記特開
平４−１６０３２号公報の場合と同様に、高速動作に適
さないという欠点がある。
論文「A Skew Free Receiver Circuit for Gigabit Opt
ical Parallel Interconnection 」(Tech.Dig.,ECOC'9
3,Wep10.5.p.63)に記載されているように、クロックと
データとの位相関係をパルス幅に変換して位相検出を行
う方法がある。しかし、この方法では、データ及びクロ
ック波形の立上がり又は立下がり時間がデータビット周
期の５割程度以上の時間になると、位相関係をパルス幅
に変換することが困難になってくる。従って、前記特開
平４−１６０３２号公報の場合と同様に、高速動作に適
さないという欠点がある。
【０００６】第４の従来技術として、以上の欠点を補い
論理構成を簡素化して高速動作を実現するために開発さ
れたビット同期回路の構成例を図11に示す。図11(a) は
全体の構成を示すブロック図、図11(b) は図11(a) の構
成要素の一つである位相検出部(PDET)の詳細を示すブロ
ック図である。図12はこの回路の動作を説明するための
図である。PDETに入力されたデータは二つに分岐され、
一系統は遅延回路(DLY) で適当な遅延を施され、同一の
クロックでそれぞれ遅延フリップフロップ回路(DFF) で
識別される。 DFF出力は排他的論理和(EXOR)に入力さ
れ、ここで二つの系統のDFF の結果が一致すればEXOR出
力が０、一致しなければEXOR出力が１になる。図12に示
すように、クロックCLK でデータDATA1 とデータDATA1
(DELAY)とを識別する場合、DATA1 からはD4が、DATA1(D
ELAY)からはD3が得られるので、EXOR出力が１になる。E
XOR出力が１の場合は、図11(a) のセレクタ回路(SEL)
でDLY側のデータDATA2 を選択する。ここで、DLY の遅
延量は、基準クロック信号の半クロック時間程度に設定
される。データDATA2 に関してデータDATA1 と同様の処
理を行うと、DATA2 からもDATA2(DELAY)からもD3が得ら
れ、EXOR出力が０になる。従ってこのビット同期回路の
出力はDATA2 となる。この回路は、遅延したデータと遅
延しないデータとの不一致を用いているので、プリアン
ブルパターンはデータ変化の多いパターンが用いられ
る。
論理構成を簡素化して高速動作を実現するために開発さ
れたビット同期回路の構成例を図11に示す。図11(a) は
全体の構成を示すブロック図、図11(b) は図11(a) の構
成要素の一つである位相検出部(PDET)の詳細を示すブロ
ック図である。図12はこの回路の動作を説明するための
図である。PDETに入力されたデータは二つに分岐され、
一系統は遅延回路(DLY) で適当な遅延を施され、同一の
クロックでそれぞれ遅延フリップフロップ回路(DFF) で
識別される。 DFF出力は排他的論理和(EXOR)に入力さ
れ、ここで二つの系統のDFF の結果が一致すればEXOR出
力が０、一致しなければEXOR出力が１になる。図12に示
すように、クロックCLK でデータDATA1 とデータDATA1
(DELAY)とを識別する場合、DATA1 からはD4が、DATA1(D
ELAY)からはD3が得られるので、EXOR出力が１になる。E
XOR出力が１の場合は、図11(a) のセレクタ回路(SEL)
でDLY側のデータDATA2 を選択する。ここで、DLY の遅
延量は、基準クロック信号の半クロック時間程度に設定
される。データDATA2 に関してデータDATA1 と同様の処
理を行うと、DATA2 からもDATA2(DELAY)からもD3が得ら
れ、EXOR出力が０になる。従ってこのビット同期回路の
出力はDATA2 となる。この回路は、遅延したデータと遅
延しないデータとの不一致を用いているので、プリアン
ブルパターンはデータ変化の多いパターンが用いられ
る。
【０００７】この第４の従来技術では論理構成が簡素化
されているので、多相のデータ及び多相のクロックを用
いないため、１０Gb/s以上の高速のビットレートに対し
てビット同期を行うことが可能である。しかしながら、
クロックでデータを識別する時間位置がデータの立上が
り又は立下がりに当たった場合にはデータが確定しない
ため、一致又は不一致のEXOR判断ができない。従って、
不感位相が発生する。ディジタル回路技術のみで同期回
路を構成する場合には、データとクロックとの相対位置
を０又は１で論理判断しなければならない。この不感位
相をなくすためには、多値論理である多相クロック及び
多相データを用いる方法しかなかった。
されているので、多相のデータ及び多相のクロックを用
いないため、１０Gb/s以上の高速のビットレートに対し
てビット同期を行うことが可能である。しかしながら、
クロックでデータを識別する時間位置がデータの立上が
り又は立下がりに当たった場合にはデータが確定しない
ため、一致又は不一致のEXOR判断ができない。従って、
不感位相が発生する。ディジタル回路技術のみで同期回
路を構成する場合には、データとクロックとの相対位置
を０又は１で論理判断しなければならない。この不感位
相をなくすためには、多値論理である多相クロック及び
多相データを用いる方法しかなかった。
【０００８】第５の従来技術としては、アナログ回路技
術でデータの情報からクロック成分を抽出するために、
P.Gray等の著書「Analysis and Design of Analog Inte
grated Circuits 」(John Wilay & Sons,1977)に記載さ
れているような位相ロックループ(PLL) を用いる方法が
ある。しかし、この方法では、位相比較回路、低域通過
フィルタ及び電圧制御発振器からなる帰還ループを用い
ており、クロック位相がロックするまでに時間がかかる
という欠点がある。
術でデータの情報からクロック成分を抽出するために、
P.Gray等の著書「Analysis and Design of Analog Inte
grated Circuits 」(John Wilay & Sons,1977)に記載さ
れているような位相ロックループ(PLL) を用いる方法が
ある。しかし、この方法では、位相比較回路、低域通過
フィルタ及び電圧制御発振器からなる帰還ループを用い
ており、クロック位相がロックするまでに時間がかかる
という欠点がある。
【０００９】
【発明が解決しようとする課題】本発明は、上述の状況
に鑑み、多相クロック及び多相データを用いることな
く、１０Gb/s以上の高速ビットレートでも動作し、不感
位相がなく、瞬時に同期を行うことができるビット同期
回路を提供することを目的とする。
に鑑み、多相クロック及び多相データを用いることな
く、１０Gb/s以上の高速ビットレートでも動作し、不感
位相がなく、瞬時に同期を行うことができるビット同期
回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明のビット同期回路
は、上記の目的を達成するため、第１クロック信号及び
プリアンブルパターンとして第１クロック信号の１／２
の周波数を有する第２クロック信号を含むデータ信号を
入力とするビット同期回路であって、第１クロック信号
に同期し、第１クロック信号の１／２の周波数を有し相
互に位相がπ／２異なる第３クロック信号及び第４クロ
ック信号を出力する手段、第２クロック信号と第３クロ
ック信号との位相を比較する第１位相比較手段、第２ク
ロック信号と第４クロック信号との位相を比較する第２
位相比較手段、第１位相比較手段の出力電圧の振幅と第
２位相比較手段の出力電圧の振幅とを比較してデータ信
号の選択に適するクロック信号を選択する振幅比較手
段、振幅比較手段の出力を第２クロック信号が存在する
時間以外はホールドするホールド手段、ホールド手段の
出力を制御信号として第１クロック信号又は第１クロッ
ク信号の位相反転信号のいずれかを選択して出力する選
択手段、及び、選択手段の出力に同期させてデータ信号
を出力させる手段を具備することを特徴とする。
は、上記の目的を達成するため、第１クロック信号及び
プリアンブルパターンとして第１クロック信号の１／２
の周波数を有する第２クロック信号を含むデータ信号を
入力とするビット同期回路であって、第１クロック信号
に同期し、第１クロック信号の１／２の周波数を有し相
互に位相がπ／２異なる第３クロック信号及び第４クロ
ック信号を出力する手段、第２クロック信号と第３クロ
ック信号との位相を比較する第１位相比較手段、第２ク
ロック信号と第４クロック信号との位相を比較する第２
位相比較手段、第１位相比較手段の出力電圧の振幅と第
２位相比較手段の出力電圧の振幅とを比較してデータ信
号の選択に適するクロック信号を選択する振幅比較手
段、振幅比較手段の出力を第２クロック信号が存在する
時間以外はホールドするホールド手段、ホールド手段の
出力を制御信号として第１クロック信号又は第１クロッ
ク信号の位相反転信号のいずれかを選択して出力する選
択手段、及び、選択手段の出力に同期させてデータ信号
を出力させる手段を具備することを特徴とする。
【００１１】本発明の他のビット同期回路は、第１クロ
ック信号及びプリアンブルパターンとして第１クロック
信号の１／２の周波数を有する第２クロック信号を含む
データ信号を入力とするビット同期回路であって、第１
クロック信号に同期し、第１クロック信号の１／２の周
波数を有し相互に位相がπ／２異なる第３クロック信号
及び第４クロック信号を出力する手段、第２クロック信
号と第３クロック信号との位相を比較する第１位相比較
手段、第２クロック信号と第４クロック信号との位相を
比較する第２位相比較手段、第１位相比較手段の出力電
圧の振幅と第２位相比較手段の出力電圧の振幅とを比較
してデータ信号の選択に適するクロック信号を選択する
振幅比較手段、振幅比較手段の出力を第２クロック信号
が存在する時間以外はホールドするホールド手段、デー
タ信号を第１クロック信号に同期させて出力する第１同
期回路、データ信号を第１クロック信号を位相反転させ
た信号に同期させて出力する第２同期回路、及び、ホー
ルド手段の出力を制御信号として第１同期回路の出力又
は第２同期回路の出力のいずれかを選択して出力する選
択手段を具備することを特徴とする。
ック信号及びプリアンブルパターンとして第１クロック
信号の１／２の周波数を有する第２クロック信号を含む
データ信号を入力とするビット同期回路であって、第１
クロック信号に同期し、第１クロック信号の１／２の周
波数を有し相互に位相がπ／２異なる第３クロック信号
及び第４クロック信号を出力する手段、第２クロック信
号と第３クロック信号との位相を比較する第１位相比較
手段、第２クロック信号と第４クロック信号との位相を
比較する第２位相比較手段、第１位相比較手段の出力電
圧の振幅と第２位相比較手段の出力電圧の振幅とを比較
してデータ信号の選択に適するクロック信号を選択する
振幅比較手段、振幅比較手段の出力を第２クロック信号
が存在する時間以外はホールドするホールド手段、デー
タ信号を第１クロック信号に同期させて出力する第１同
期回路、データ信号を第１クロック信号を位相反転させ
た信号に同期させて出力する第２同期回路、及び、ホー
ルド手段の出力を制御信号として第１同期回路の出力又
は第２同期回路の出力のいずれかを選択して出力する選
択手段を具備することを特徴とする。
【００１２】本発明の更に他のビット同期回路は、第１
クロック信号及び情報データのプリアンブルパターンと
して第１クロック信号と同一の周波数を有する第２クロ
ック信号を含むデータ信号を入力とするビット同期回路
であって、第１クロック信号と第２クロック信号との位
相を比較する第１位相比較手段、第１クロック信号の位
相反転信号と第２クロック信号との位相を比較する第２
位相比較手段、第１位相比較手段の出力の電圧と第２位
相比較手段の出力の電圧とを比較してデータ信号の選択
に適するクロック信号を選択する電圧比較手段、電圧比
較手段の出力を第２クロック信号が存在する時間以外は
ホールドするホールド手段、ホールド手段の出力を制御
信号として第１クロック信号又は第１クロック信号の位
相反転信号のいずれかを選択して出力する選択手段、及
び、選択手段の出力に同期させてデータ信号を出力させ
る手段を具備することを特徴とする。
クロック信号及び情報データのプリアンブルパターンと
して第１クロック信号と同一の周波数を有する第２クロ
ック信号を含むデータ信号を入力とするビット同期回路
であって、第１クロック信号と第２クロック信号との位
相を比較する第１位相比較手段、第１クロック信号の位
相反転信号と第２クロック信号との位相を比較する第２
位相比較手段、第１位相比較手段の出力の電圧と第２位
相比較手段の出力の電圧とを比較してデータ信号の選択
に適するクロック信号を選択する電圧比較手段、電圧比
較手段の出力を第２クロック信号が存在する時間以外は
ホールドするホールド手段、ホールド手段の出力を制御
信号として第１クロック信号又は第１クロック信号の位
相反転信号のいずれかを選択して出力する選択手段、及
び、選択手段の出力に同期させてデータ信号を出力させ
る手段を具備することを特徴とする。
【００１３】本発明の更に他のビット同期回路は、第１
クロック信号、データ信号、及び、データ信号に同期し
第１クロック信号と同一の周波数を有する第２クロック
信号を入力とするビット同期回路であって、第１クロッ
ク信号と第２クロック信号との位相を比較する第１位相
比較手段、第１クロック信号の位相反転信号と第２クロ
ック信号との位相を比較する第２位相比較手段、第１位
相比較手段の出力の電圧と第２位相比較手段の出力の電
圧とを比較してデータ信号の選択に適するクロック信号
を選択する電圧比較手段、電圧比較手段の出力を制御信
号として第１クロック信号又は第１クロック信号の位相
反転信号のいずれかを選択して出力する選択手段、及
び、選択手段の出力に同期させてデータ信号を出力させ
る手段を具備することを特徴とする。
クロック信号、データ信号、及び、データ信号に同期し
第１クロック信号と同一の周波数を有する第２クロック
信号を入力とするビット同期回路であって、第１クロッ
ク信号と第２クロック信号との位相を比較する第１位相
比較手段、第１クロック信号の位相反転信号と第２クロ
ック信号との位相を比較する第２位相比較手段、第１位
相比較手段の出力の電圧と第２位相比較手段の出力の電
圧とを比較してデータ信号の選択に適するクロック信号
を選択する電圧比較手段、電圧比較手段の出力を制御信
号として第１クロック信号又は第１クロック信号の位相
反転信号のいずれかを選択して出力する選択手段、及
び、選択手段の出力に同期させてデータ信号を出力させ
る手段を具備することを特徴とする。
【００１４】
【発明の実施の形態】次に図面を用いて本発明の実施例
を説明する。図１は本発明のビット同期回路の第１実施
例の構成を示すブロック図であり、構成要素として、ト
グルフリップフロップ回路(TFF) 、２個の位相比較回路
(PCMP)、振幅比較回路(ACMP)、２個の遅延フリップフロ
ップ回路(DFF) 及びセレクタ回路(SEL) を含む。図２は
PCMP及びACMPの詳細な構成例を示すブロック図であり、
図2(a)に示すPCMPは、排他的論理和(EXOR)及び低域通過
フィルタ(LPF) を含み、図2(b)に示すACMPの第１例は、
全波整流回路(FWR) 及びLPF を含み、図2(c)に示すACMP
の第２例は、更にFWR 及び論理積回路(AND) を含む。
を説明する。図１は本発明のビット同期回路の第１実施
例の構成を示すブロック図であり、構成要素として、ト
グルフリップフロップ回路(TFF) 、２個の位相比較回路
(PCMP)、振幅比較回路(ACMP)、２個の遅延フリップフロ
ップ回路(DFF) 及びセレクタ回路(SEL) を含む。図２は
PCMP及びACMPの詳細な構成例を示すブロック図であり、
図2(a)に示すPCMPは、排他的論理和(EXOR)及び低域通過
フィルタ(LPF) を含み、図2(b)に示すACMPの第１例は、
全波整流回路(FWR) 及びLPF を含み、図2(c)に示すACMP
の第２例は、更にFWR 及び論理積回路(AND) を含む。
【００１５】図３は図１のビット同期回路に印加される
信号波形を示す図である。DATA1 はビット同期回路に入
力されるデータ信号の波形であり、情報が含まれている
Da0以降のデータ（ペイロード）の前に、プリアンブル
パターンとして外部の基準クロックCLK の１／２の周波
数のクロックデータを含んでいる。例えば、データ信号
が光ファイバ通信で多用されるＮＲＺ符号の場合には、
プリアンブルパターンは０と１との繰り返しである。PR
E はプリアンブル位置を指示するデータであり、プリア
ンブルパターン部分で１となるデータ等である。また、
DATA2 はビット同期回路に入力されるデータ信号の波形
であり、情報が含まれているDa0 以降のデータの前に、
プリアンブルパターンとして外部の基準クロックCLK の
周波数のクロックデータを含んでいる。
信号波形を示す図である。DATA1 はビット同期回路に入
力されるデータ信号の波形であり、情報が含まれている
Da0以降のデータ（ペイロード）の前に、プリアンブル
パターンとして外部の基準クロックCLK の１／２の周波
数のクロックデータを含んでいる。例えば、データ信号
が光ファイバ通信で多用されるＮＲＺ符号の場合には、
プリアンブルパターンは０と１との繰り返しである。PR
E はプリアンブル位置を指示するデータであり、プリア
ンブルパターン部分で１となるデータ等である。また、
DATA2 はビット同期回路に入力されるデータ信号の波形
であり、情報が含まれているDa0 以降のデータの前に、
プリアンブルパターンとして外部の基準クロックCLK の
周波数のクロックデータを含んでいる。
【００１６】図４は図１のビット同期回路の動作波形を
示す図である。外部基準クロック信号CLK はTFF で処理
され、入力されたクロック信号CLK の１／２の周波数の
クロック信号CLK/2 を発生する。ここで、TFF が図５の
回路図に示すようなマスタースレーブ型である場合、周
波数が１／２で４種類の異なる位相（０、π／２、π、
３π／２）のクロックを容易に発生することができる。
このうち、位相が０及びπ／２のクロック信号CLK/2 と
入力データ信号とがそれぞれPCMPで位相比較される。入
力されたデータ信号が先頭のプリアンブル部分である
時、PCMPでは先ずデータ信号及びクロック信号がEXORに
入力される。
示す図である。外部基準クロック信号CLK はTFF で処理
され、入力されたクロック信号CLK の１／２の周波数の
クロック信号CLK/2 を発生する。ここで、TFF が図５の
回路図に示すようなマスタースレーブ型である場合、周
波数が１／２で４種類の異なる位相（０、π／２、π、
３π／２）のクロックを容易に発生することができる。
このうち、位相が０及びπ／２のクロック信号CLK/2 と
入力データ信号とがそれぞれPCMPで位相比較される。入
力されたデータ信号が先頭のプリアンブル部分である
時、PCMPでは先ずデータ信号及びクロック信号がEXORに
入力される。
【００１７】例えば、クロック信号CLK/2 の角周波数を
ωc 、クロック信号CLK/2 を基準とするデータ信号（プ
リアンブルパターン）の位相のずれをφとすると、クロ
ック信号CLK/2 の電圧ＶA 及びプリアンブルパターンの
電圧ＶB は以下のように表される。
ωc 、クロック信号CLK/2 を基準とするデータ信号（プ
リアンブルパターン）の位相のずれをφとすると、クロ
ック信号CLK/2 の電圧ＶA 及びプリアンブルパターンの
電圧ＶB は以下のように表される。
【数１】
【００１８】これは矩形波を仮定しており、偶数次の高
調波は存在しない。この二つの矩形波の積は以下のよう
になる。
調波は存在しない。この二つの矩形波の積は以下のよう
になる。
【数２】
【００１９】従って、二つのクロック信号の電圧積はＤ
Ｃ電圧を含むクロックの偶数次高調波となる。EXORは、
アナログ的なミキサーとして作用し、この電圧積の反転
が出力される。強度が最も強い２次の高調波をカットす
るような低域通過フィルタを通すと、クロック信号CLK/
2 を基準とするプリアンブルパターンの位相のずれφの
みを含むＤＣ情報を取出すことができる。このＤＣ成分
は、位相差φがｎπで±１となり、ｎが奇数の場合にｎ
π／２で０となる。通常のディジタル回路では両相入出
力で動作している。そこで、上記のPCMPの両相出力の振
幅（電圧差）を考えると、位相差がｎπで振幅が２とな
り、ｎが奇数の場合にｎπ／２で振幅が０となる。
Ｃ電圧を含むクロックの偶数次高調波となる。EXORは、
アナログ的なミキサーとして作用し、この電圧積の反転
が出力される。強度が最も強い２次の高調波をカットす
るような低域通過フィルタを通すと、クロック信号CLK/
2 を基準とするプリアンブルパターンの位相のずれφの
みを含むＤＣ情報を取出すことができる。このＤＣ成分
は、位相差φがｎπで±１となり、ｎが奇数の場合にｎ
π／２で０となる。通常のディジタル回路では両相入出
力で動作している。そこで、上記のPCMPの両相出力の振
幅（電圧差）を考えると、位相差がｎπで振幅が２とな
り、ｎが奇数の場合にｎπ／２で振幅が０となる。
【００２０】図４を用いて具体的な動作を説明する。図
４において、DATAは入力データ信号、DATA-PREは入力デ
ータ信号のプリアンブルパターン、CLK は外部クロック
信号、CLK/2-0 は外部クロック信号の立上りをトリガー
としてTFF で１／２分周したクロック信号、CLK/2-π/2
は外部クロック信号の立下りをトリガーとしてTFF で１
／２分周したクロック信号であり、CLK/2-0 とCLK/2-π
/2とは、位相がπ／２だけ異なる。データプリアンブル
パターンDATA-PREは、当然データ信号DATAと同一位相に
なる。図４の例においては、DATA-PREとCLK/2-0 又はCL
K/2-π/2とを位相比較すると、DATA-PREとCLK/2-0 とは
約πの位相差であり、DATA-PREとCLK/2-π/2とは約π／
２の位相差である。そこで、PCMPの両相出力の振幅は、
CLK/2-0の場合は２に近く、CLK/2-π/2の場合は０に近
い。即ち、CLK/2-π/2の場合の方がPCMPの両相出力の振
幅が小さい。また、この場合、外部クロック信号CLK の
立下りを用いてDFF で識別すると、DATAの中央付近で識
別できる。
４において、DATAは入力データ信号、DATA-PREは入力デ
ータ信号のプリアンブルパターン、CLK は外部クロック
信号、CLK/2-0 は外部クロック信号の立上りをトリガー
としてTFF で１／２分周したクロック信号、CLK/2-π/2
は外部クロック信号の立下りをトリガーとしてTFF で１
／２分周したクロック信号であり、CLK/2-0 とCLK/2-π
/2とは、位相がπ／２だけ異なる。データプリアンブル
パターンDATA-PREは、当然データ信号DATAと同一位相に
なる。図４の例においては、DATA-PREとCLK/2-0 又はCL
K/2-π/2とを位相比較すると、DATA-PREとCLK/2-0 とは
約πの位相差であり、DATA-PREとCLK/2-π/2とは約π／
２の位相差である。そこで、PCMPの両相出力の振幅は、
CLK/2-0の場合は２に近く、CLK/2-π/2の場合は０に近
い。即ち、CLK/2-π/2の場合の方がPCMPの両相出力の振
幅が小さい。また、この場合、外部クロック信号CLK の
立下りを用いてDFF で識別すると、DATAの中央付近で識
別できる。
【００２１】即ち、DATA-PREとCLK/2-0 及びCLK/2-π/2
とを位相比較し、CLK/2-π/2のPCMPの両相出力の振幅が
小さい場合、外部クロック信号CLK の立下りを用いてDA
TAを識別し、逆に、CLK/2-0 のPCMPの両相出力の振幅が
小さい場合、外部クロック信号CLK の立上り（外部クロ
ック信号CLK の反転の立下り）を用いてDATAを識別する
と、常に入力データの中央付近でデータを識別すること
が可能であり、識別誤りも極めて少ない。
とを位相比較し、CLK/2-π/2のPCMPの両相出力の振幅が
小さい場合、外部クロック信号CLK の立下りを用いてDA
TAを識別し、逆に、CLK/2-0 のPCMPの両相出力の振幅が
小さい場合、外部クロック信号CLK の立上り（外部クロ
ック信号CLK の反転の立下り）を用いてDATAを識別する
と、常に入力データの中央付近でデータを識別すること
が可能であり、識別誤りも極めて少ない。
【００２２】以上により、位相比較回路の二つの出力を
振幅比較回路に入力し、振幅の小さいCLK/2 を選択し、
それに対応するクロック（正又は反転）を選択すればよ
いことが分かる。振幅比較回路は常に振幅の小さい方を
選択するだけなので、位相余裕が極めて少ないデータに
対しても、原理的に不感位相は存在しない。
振幅比較回路に入力し、振幅の小さいCLK/2 を選択し、
それに対応するクロック（正又は反転）を選択すればよ
いことが分かる。振幅比較回路は常に振幅の小さい方を
選択するだけなので、位相余裕が極めて少ないデータに
対しても、原理的に不感位相は存在しない。
【００２３】この振幅比較回路は、図2(b)及び(c) に示
す構成とすることができる。これらの図中のFWR は、図
６に示す構成とすることができる。また、これは、ダイ
オードを半波整流回路としてリング状に組合せた構成と
することもできる。図2(c)のACMPは、後段のFWR の２端
子のうちの１端子に外部ＤＣ電圧を入力し、これをしき
い値とする構成である。この場合には、LPF の出力がこ
のしきい値を超える１が出力される。実際には、振幅比
較を行うFWR の出力が充分に大きい場合のみ外部クロッ
クがデータの遷移領域にくる可能性があり、その場合に
のみクロックを変更すればよいので、しきい値を設ける
ことは無駄なクロック変更をしないために有効である。
す構成とすることができる。これらの図中のFWR は、図
６に示す構成とすることができる。また、これは、ダイ
オードを半波整流回路としてリング状に組合せた構成と
することもできる。図2(c)のACMPは、後段のFWR の２端
子のうちの１端子に外部ＤＣ電圧を入力し、これをしき
い値とする構成である。この場合には、LPF の出力がこ
のしきい値を超える１が出力される。実際には、振幅比
較を行うFWR の出力が充分に大きい場合のみ外部クロッ
クがデータの遷移領域にくる可能性があり、その場合に
のみクロックを変更すればよいので、しきい値を設ける
ことは無駄なクロック変更をしないために有効である。
【００２４】また、このクロック選択はデータのプリア
ンブルパターンで実施し、後部の情報を有するデータが
入ってきた時にクロック選択を固定しておく必要があ
る。そこで、図１に示すように、外部から図３のPRE の
ようなプリアンブルパターンの位置を示すデータを入力
し、ACMPの後のDFF をPRE で制御し、その後のSEL を固
定する。データはPCMPの前からバイパスし、２段目のDF
F で選択されて出力される。
ンブルパターンで実施し、後部の情報を有するデータが
入ってきた時にクロック選択を固定しておく必要があ
る。そこで、図１に示すように、外部から図３のPRE の
ようなプリアンブルパターンの位置を示すデータを入力
し、ACMPの後のDFF をPRE で制御し、その後のSEL を固
定する。データはPCMPの前からバイパスし、２段目のDF
F で選択されて出力される。
【００２５】図７は本発明のビット同期回路の第２実施
例の構成を示すブロック図であり、構成要素として、ト
グルフリップフロップ回路(TFF) 、２個の位相比較回路
(PCMP)、振幅比較回路(ACMP)、３個の遅延フリップフロ
ップ回路(DFF) 及びセレクタ回路(SEL) を含む。この構
成は、第１実施例におけるSEL のクロック選択をデータ
選択に置換えた構成である。
例の構成を示すブロック図であり、構成要素として、ト
グルフリップフロップ回路(TFF) 、２個の位相比較回路
(PCMP)、振幅比較回路(ACMP)、３個の遅延フリップフロ
ップ回路(DFF) 及びセレクタ回路(SEL) を含む。この構
成は、第１実施例におけるSEL のクロック選択をデータ
選択に置換えた構成である。
【００２６】この実施例においては、CLK 及び反転CLK
を用いてDFF で入力データをそれぞれ識別し、入力デー
タとの位相関係が最適な識別データをSEL で選択する。
このDFF は、通常、図５のTFF に類似したマスタースレ
ーブ型を用いるが、クロックCLK の反転を入力するDFF
をマスタースレーブ（２段）ではなくマスタースレーブ
（３段）で構成すると、クロックCLK に同期した識別デ
ータを出力することが可能であり、更に、SEL でどちら
のデータを選択してもデータ位相が変化することがな
い。
を用いてDFF で入力データをそれぞれ識別し、入力デー
タとの位相関係が最適な識別データをSEL で選択する。
このDFF は、通常、図５のTFF に類似したマスタースレ
ーブ型を用いるが、クロックCLK の反転を入力するDFF
をマスタースレーブ（２段）ではなくマスタースレーブ
（３段）で構成すると、クロックCLK に同期した識別デ
ータを出力することが可能であり、更に、SEL でどちら
のデータを選択してもデータ位相が変化することがな
い。
【００２７】図８は本発明のビット同期回路の第３実施
例の構成を示すブロック図であり、構成要素として、２
個の位相比較回路(PCMP)、電圧比較回路(VCMP)、遅延フ
リップフロップ回路(DFF) 及び２個のセレクタ回路(SE
L) を含む。この構成は、第１実施例における基準クロ
ック信号CLK のTFF が除かれ、二つのPCMPへのクロック
入力が基準クロックCLK の正又は反転となる構成であ
る。
例の構成を示すブロック図であり、構成要素として、２
個の位相比較回路(PCMP)、電圧比較回路(VCMP)、遅延フ
リップフロップ回路(DFF) 及び２個のセレクタ回路(SE
L) を含む。この構成は、第１実施例における基準クロ
ック信号CLK のTFF が除かれ、二つのPCMPへのクロック
入力が基準クロックCLK の正又は反転となる構成であ
る。
【００２８】この実施例においては、回路に入力される
信号は図３のDATA2 のような構成を有する。情報が載っ
ているDa0 以降のデータ（ペイロード）の前にプリアン
ブルパターンとして外部の基準クロック信号CLK と同一
の周波数のクロックデータを含んでいる。
信号は図３のDATA2 のような構成を有する。情報が載っ
ているDa0 以降のデータ（ペイロード）の前にプリアン
ブルパターンとして外部の基準クロック信号CLK と同一
の周波数のクロックデータを含んでいる。
【００２９】クロックの立下がりを用いてDFF でデータ
信号を識別する場合を考える。データの中央付近でデー
タを識別するためには、プリアンブルパターンとCLK の
正又は反転とを位相比較して同相に近い方のクロックを
選択する。PCMPは二つの入力位相が同相の場合には０(L
ow) を出力し、逆相の場合には１(High)を出力する。従
って、PCMPの出力が小さい方をVCMPで選択する。ディジ
タル回路では、多くの回路形式で、両相入出力動作して
いるため、例えば図９に示すような増幅器の正相入力に
PCMP1 の正相データを入力し、増幅器の逆相入力にPCMP
2 の正相データを入力することにより、VCMPとして動作
させることができる。
信号を識別する場合を考える。データの中央付近でデー
タを識別するためには、プリアンブルパターンとCLK の
正又は反転とを位相比較して同相に近い方のクロックを
選択する。PCMPは二つの入力位相が同相の場合には０(L
ow) を出力し、逆相の場合には１(High)を出力する。従
って、PCMPの出力が小さい方をVCMPで選択する。ディジ
タル回路では、多くの回路形式で、両相入出力動作して
いるため、例えば図９に示すような増幅器の正相入力に
PCMP1 の正相データを入力し、増幅器の逆相入力にPCMP
2 の正相データを入力することにより、VCMPとして動作
させることができる。
【００３０】図10は本発明のビット同期回路の第４実施
例の構成を示すブロック図であり、構成要素として、第
３実施例と同様に、２個の位相比較回路(PCMP)、電圧比
較回路(VCMP)、遅延フリップフロップ回路(DFF) 及び２
個のセレクタ回路(SEL) を含む。この構成は、第３実施
例と比較すると、入力データ信号DATAとは別に、DATAと
同期しているクロックCLK DATAが入力される点が異なっ
ている。動作は第３実施例と同様である。また、この構
成では、常にデータ信号DATAに同期したクロック信号CL
K DATAが入力されるので、プリアンブルパターンPRE を
利用したホールド回路（図10でPRE を制御信号としてい
るSEL)は、なくても構わない。
例の構成を示すブロック図であり、構成要素として、第
３実施例と同様に、２個の位相比較回路(PCMP)、電圧比
較回路(VCMP)、遅延フリップフロップ回路(DFF) 及び２
個のセレクタ回路(SEL) を含む。この構成は、第３実施
例と比較すると、入力データ信号DATAとは別に、DATAと
同期しているクロックCLK DATAが入力される点が異なっ
ている。動作は第３実施例と同様である。また、この構
成では、常にデータ信号DATAに同期したクロック信号CL
K DATAが入力されるので、プリアンブルパターンPRE を
利用したホールド回路（図10でPRE を制御信号としてい
るSEL)は、なくても構わない。
【００３１】
【発明の効果】以上説明したように、本発明のビット同
期回路によれば、データに位相同期しているクロック信
号と基準になるクロック信号とを用いて正弦波相互の位
相比較により位相検出を行うので原理的に不感位相がな
く、多相クロック及び多相データを用いないので高速ビ
ットレートのビット同期が可能であり、遅延線或いはＲ
Ｃ移相器等を用いないのでデバイスが動作する限界まで
周波数に依存しない動作が可能であり、また、開ループ
構成であるため瞬時のビット同期動作が可能である等、
顕著な効果を奏する。
期回路によれば、データに位相同期しているクロック信
号と基準になるクロック信号とを用いて正弦波相互の位
相比較により位相検出を行うので原理的に不感位相がな
く、多相クロック及び多相データを用いないので高速ビ
ットレートのビット同期が可能であり、遅延線或いはＲ
Ｃ移相器等を用いないのでデバイスが動作する限界まで
周波数に依存しない動作が可能であり、また、開ループ
構成であるため瞬時のビット同期動作が可能である等、
顕著な効果を奏する。
【図１】 本発明の回路の第１実施例の構成を示すブロ
ック図である。
ック図である。
【図２】 位相比較回路及び振幅比較回路の詳細な構成
例を示すブロック図である。
例を示すブロック図である。
【図３】 図１のビット同期回路に印加される信号波形
を示す図である。
を示す図である。
【図４】 図１のビット同期回路の動作波形を示す図で
ある。
ある。
【図５】 トグルフリップフロップ回路の構成例を示す
回路図である。
回路図である。
【図６】 全波整流回路の構成例を示す回路図である。
【図７】 本発明の回路の第２実施例の構成を示すブロ
ック図である。
ック図である。
【図８】 本発明の回路の第３実施例の構成を示すブロ
ック図である。
ック図である。
【図９】 電圧比較回路の構成例を示す回路図である。
【図10】 本発明の回路の第４実施例の構成を示すブロ
ック図である。
ック図である。
【図11】 従来のビット同期回路及び位相検出部の構成
例を示すブロック図である。
例を示すブロック図である。
【図12】 従来のビット同期回路の動作波形を示す図で
ある。
ある。
ＡＣＭＰ 振幅比較回路 ＡＭＰ 増幅回路 ＡＮＤ 論理積 ＤＦＦ 遅延フリップフロップ回路 ＤＬＹ 遅延回路 ＥＸＯＲ 排他的論理和 ＦＷＲ 全波整流回路 ＬＰＦ 低域通過フィルタ ＰＣＫＰ 位相比較回路 ＰＤＥＴ 位相検出部 ＳＥＬ 選択回路 ＴＦＦ トグルフリップフロップ回路 ＶＣＭＰ 電圧比較回路
Claims (4)
- 【請求項１】 第１クロック信号及びプリアンブルパタ
ーンとして第１クロック信号の１／２の周波数を有する
第２クロック信号を含むデータ信号を入力とするビット
同期回路であって、 第１クロック信号に同期し、第１クロック信号の１／２
の周波数を有し相互に位相がπ／２異なる第３クロック
信号及び第４クロック信号を出力する手段、 第２クロック信号と第３クロック信号との位相を比較す
る第１位相比較手段、 第２クロック信号と第４クロック信号との位相を比較す
る第２位相比較手段、 第１位相比較手段の出力電圧の振幅と第２位相比較手段
の出力電圧の振幅とを比較してデータ信号の選択に適す
るクロック信号を選択する振幅比較手段、 振幅比較手段の出力を第２クロック信号が存在する時間
以外はホールドするホールド手段、 ホールド手段の出力を制御信号として第１クロック信号
又は第１クロック信号の位相反転信号のいずれかを選択
して出力する選択手段、及び選択手段の出力に同期させ
てデータ信号を出力させる手段を具備することを特徴と
するビット同期回路。 - 【請求項２】 第１クロック信号及びプリアンブルパタ
ーンとして第１クロック信号の１／２の周波数を有する
第２クロック信号を含むデータ信号を入力とするビット
同期回路であって、 第１クロック信号に同期し、第１クロック信号の１／２
の周波数を有し相互に位相がπ／２異なる第３クロック
信号及び第４クロック信号を出力する手段、 第２クロック信号と第３クロック信号との位相を比較す
る第１位相比較手段、 第２クロック信号と第４クロック信号との位相を比較す
る第２位相比較手段、 第１位相比較手段の出力電圧の振幅と第２位相比較手段
の出力電圧の振幅とを比較してデータ信号の選択に適す
るクロック信号を選択する振幅比較手段、 振幅比較手段の出力を第２クロック信号が存在する時間
以外はホールドするホールド手段、 データ信号を第１クロック信号に同期させて出力する第
１同期回路、 データ信号を第１クロック信号を位相反転させた信号に
同期させて出力する第２同期回路、及びホールド手段の
出力を制御信号として第１同期回路の出力又は第２同期
回路の出力のいずれかを選択して出力する選択手段を具
備することを特徴とするビット同期回路。 - 【請求項３】 第１クロック信号及び情報データのプリ
アンブルパターンとして第１クロック信号と同一の周波
数を有する第２クロック信号を含むデータ信号を入力と
するビット同期回路であって、 第１クロック信号と第２クロック信号との位相を比較す
る第１位相比較手段、 第１クロック信号の位相反転信号と第２クロック信号と
の位相を比較する第２位相比較手段、 第１位相比較手段の出力の電圧と第２位相比較手段の出
力の電圧とを比較してデータ信号の選択に適するクロッ
ク信号を選択する電圧比較手段、 電圧比較手段の出力を第２クロック信号が存在する時間
以外はホールドするホールド手段、 ホールド手段の出力を制御信号として第１クロック信号
又は第１クロック信号の位相反転信号のいずれかを選択
して出力する選択手段、及び選択手段の出力に同期させ
てデータ信号を出力させる手段を具備することを特徴と
するビット同期回路。 - 【請求項４】 第１クロック信号、データ信号、及び、
データ信号に同期し第１クロック信号と同一の周波数を
有する第２クロック信号を入力とするビット同期回路で
あって、 第１クロック信号と第２クロック信号との位相を比較す
る第１位相比較手段、 第１クロック信号の位相反転信号と第２クロック信号と
の位相を比較する第２位相比較手段、 第１位相比較手段の出力の電圧と第２位相比較手段の出
力の電圧とを比較してデータ信号の選択に適するクロッ
ク信号を選択する電圧比較手段、 電圧比較手段の出力を制御信号として第１クロック信号
又は第１クロック信号の位相反転信号のいずれかを選択
して出力する選択手段、及び選択手段の出力に同期させ
てデータ信号を出力させる手段を具備することを特徴と
するビット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16564199A JP3495952B2 (ja) | 1999-06-11 | 1999-06-11 | ビット同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16564199A JP3495952B2 (ja) | 1999-06-11 | 1999-06-11 | ビット同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000354028A true JP2000354028A (ja) | 2000-12-19 |
| JP3495952B2 JP3495952B2 (ja) | 2004-02-09 |
Family
ID=15816231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16564199A Expired - Fee Related JP3495952B2 (ja) | 1999-06-11 | 1999-06-11 | ビット同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3495952B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004254324A (ja) * | 2003-02-20 | 2004-09-09 | Samsung Electronics Co Ltd | データ復元装置及びその復元方法 |
| US6853223B2 (en) | 2002-03-08 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Phase comparator and clock recovery circuit |
| JP2006339858A (ja) * | 2005-05-31 | 2006-12-14 | Toshiba Corp | データサンプリング回路および半導体集積回路 |
-
1999
- 1999-06-11 JP JP16564199A patent/JP3495952B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853223B2 (en) | 2002-03-08 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Phase comparator and clock recovery circuit |
| JP2004254324A (ja) * | 2003-02-20 | 2004-09-09 | Samsung Electronics Co Ltd | データ復元装置及びその復元方法 |
| JP4515111B2 (ja) * | 2003-02-20 | 2010-07-28 | 三星電子株式会社 | データ復元装置及びその復元方法 |
| JP2006339858A (ja) * | 2005-05-31 | 2006-12-14 | Toshiba Corp | データサンプリング回路および半導体集積回路 |
| JP4607666B2 (ja) * | 2005-05-31 | 2011-01-05 | 株式会社東芝 | データサンプリング回路および半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3495952B2 (ja) | 2004-02-09 |
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