JPH10322405A - バースト信号復調装置 - Google Patents
バースト信号復調装置Info
- Publication number
- JPH10322405A JPH10322405A JP9129445A JP12944597A JPH10322405A JP H10322405 A JPH10322405 A JP H10322405A JP 9129445 A JP9129445 A JP 9129445A JP 12944597 A JP12944597 A JP 12944597A JP H10322405 A JPH10322405 A JP H10322405A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- series
- clock
- signals
- amplitude
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D3/00—Demodulation of angle-, frequency- or phase- modulated oscillations
- H03D3/007—Demodulation of angle-, frequency- or phase- modulated oscillations by converting the oscillations into two quadrature related signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
期確立時間を短縮する。 【解決手段】 バースト信号復調装置はクロック再生回
路10を備えており、振幅検出器17及び18では直並
列変換器(S/P)11及び12からの2系列の実部信
号及び2系列の虚部信号のうち第1系列及び第2系列の
信号を入力してそれぞれ振幅を計算する。振幅比較器1
9では振幅検出器からの振幅情報を入力して振幅比較結
果を選択信号としてセレクタ(SEL)13及び14へ
出力する。クロック位相検出回路20では第1及び第2
系列の信号と選択信号を受けて振幅の小さい系列の信号
からクロック位相誤差情報を検出する。VCO23はD
/A変換器22からのアナログ電圧により制御され、2
逓倍回路24はVCOの出力を2逓倍して変調速度の2
倍の速度の再生クロックを出力する。そして、この再生
クロックはA/D変換器8及び9に与えられる。
Description
されたバースト信号の復調装置に関し、特に、ビットタ
イミングの再生に関する。
を示す。図3において、ディジタル位相変調された受信
変調信号は、分配器(H)1により2分岐され、それぞ
れ乗算器2及び3に供給される。発振器4は受信変調信
号の搬送波にほぼ等しい周波数のローカル信号を発振し
ている。乗算器2は受信変調信号と発振器4からのロー
カル信号との乗算を行い、ベースバンド帯の複素変調信
号の実部信号を出力する。発振器4からのローカル信号
はπ/2移相器5によりπ/2移相されてπ/2移相ロ
ーカル信号とされる。乗算器3は受信変調信号とπ/2
移相ローカル信号との乗算を行い、ベースバンド帯の複
素変調信号の虚部信号を出力する。
ド帯の複素変調信号の実部信号及び虚部信号はそれぞれ
ローパスフィルタ6及び7により不要な高調波が除去さ
れた後、A/D変換器8及び9に入力される。A/D変
換器8及び9はベースバンド帯の複素変調信号の実部信
号及び虚部信号を、クロック再生回路102より出力さ
れる再生クロックにより標本量子化する。
ディジタル信号及び虚部ディジタル信号は複素乗算器1
5に供給され、搬送波再生回路16からの搬送波位相誤
差信号と複素乗算されて、搬送波位相を補償するよう制
御される。複素乗算器15から出力される搬送波位相補
償後の2信号はそれぞれIチャネル復調信号およびQチ
ャネル復調信号となる。
ら出力される搬送波位相補償後の2信号から搬送波位相
誤差を検出し、搬送波位相誤差信号を生成し出力する。
5から出力される搬送波位相補償後の2信号からクロッ
ク位相誤差を検出するクロック位相検出回路25と、ク
ロック位相検出回路25の出力の不要成分を除去するル
ープフィルタ26と、ループフィルタ26の出力をD/
A変換するD/A変換器22と、D/A変換器22から
のアナログ電圧により制御され再生クロックを出力する
VCO23とを備えている。このような構成によって、
再生クロックは、復調信号におけるクロック位相誤差が
最小となるように制御される。
復調装置は、例えば、特開平5−110612号公報に
記載されている。
ル処理化するにはクロック速度の十倍程度以上の処理が
必要となり、一般に、高速化が困難である。このため、
特に、高速伝送システムにおいては、通常、クロック再
生部は上記のようなアナログVCOを用いたPLLで構
成される。
号を伝送するディジタル無線通信システムにおいて、復
調装置は、各バースト信号の先頭に配置されるプリアン
ブルを用いてクロック同期動作を行う。ここで、クロッ
ク再生部が上述のようなPLLで構成される場合、バー
スト信号の立ち上がり時(同期動作開始時)において、
クロック再生用VCOの出力クロックと送信されたバー
スト信号のクロック成分との位相差が大きいと引き込み
時間が長くなる。このため、従来のバースト信号復調装
置では、プリアンブルを長く用意する必要があり、情報
伝送効率が低くなるという問題点がある。
バースト信号復調装置を提供することにある。
ィジタル変調信号を実部信号及び虚部信号を有する複素
変調信号へ周波数変換する直交準同期検波器と、前記複
素変調信号を受け変調速度の2倍の速度の再生クロック
により標本量子化して標本量子化複素変調信号とするA
/D変換手段と、前記標本量子化複素変調信号の実部信
号及び虚部信号をそれぞれ2列に直並列変換して2系列
の実部信号及び2系列の虚部信号を選択信号に応じて各
1系列選択するセレクタ手段と、前記2系列の実部信号
及び2系列の虚部信号に応じて前記再生クロック信号及
び前記選択信号を生成するクロック再生回路と、前記セ
レクタ手段から出力される変調速度に等しい速度の複素
変調信号の実部信号及び虚部信号を受け該実部信号及び
虚部信号と搬送波位相誤差信号と複素乗算して2系列の
搬送波位相補償後信号を生成して該2系列の搬送波位相
補償後信号を2系列の復調信号として出力する複素乗算
器と、前記搬送波位相補償後信号に基づいて前記搬送波
位相誤差信号を生成する搬送波再生回路とを有すること
を特徴とするバースト信号復調装置が得られ、前記クロ
ック再生回路は、前記2系列の実部信号及び2系列の虚
部信号のうち第1系列の信号を入力して振幅を計算し第
1の振幅情報を生成する第1の振幅検出器と、前記2系
列の実部信号及び2系列の虚部信号のうち第2系列の信
号を入力して振幅を計算し第2の振幅情報を生成する第
2の振幅検出器と、前記第1及び第2の振幅情報を入力
して振幅比較結果を前記選択信号として出力する振幅比
較器と、前記第1及び第2系列の信号と前記選択信号を
入力して振幅の小さい系列の信号からクロック位相誤差
を検出してクロック位相誤差情報として出力するクロッ
ク位相検出回路と、前記クロック位相誤差情報の不要成
分を除去するループフィルタと、該ループフィルタの出
力をD/A変換するD/A変換器と、該D/A変換器か
らのアナログ電圧により制御され出力クロックを出力す
るVCOと、該VCOの出力クロックを2逓倍して前記
再生クロックを出力する2逓倍回路とを有することを特
徴としている。
て説明する。
の一例を示す。図1において、ディジタル位相変調され
た受信変調信号は、分配器1により2分岐され、それぞ
れ乗算器2及び3に供給される。発振器4は受信変調信
号の搬送波にほぼ等しい周波数のローカル信号を発振し
ている。乗算器2は受信変調信号と発振器4からのロー
カル信号との乗算を行いベースバンド帯の複素変調信号
の実部信号を出力する。発振器4からのローカル信号は
π/2移相器5によりπ/2移相されてπ/2移相ロー
カル信号とされる。乗算器3は受信変調信号とπ/2移
相ローカル信号との乗算を行いベースバンド帯の複素変
調信号の虚部信号を出力する。
ド帯の複素変調信号の実部信号及び虚部信号はそれぞれ
ローパスフィルタ6及び7により不要な高調波が除去さ
れた後、A/D変換器8及び9に入力される。
複素変調信号の実部信号及び虚部信号を、クロック再生
回路10より出力される変調速度の2倍の速度の再生ク
ロックによって標本量子化する。
ディジタル信号及び虚部ディジタル信号はそれぞれ直並
列変換器11及び12に入力され、第1系列及び第2系
列の2列に直並列変換される。
各2列の信号は、それぞれセレクタ13及び14に入力
され、クロック再生回路10より供給される選択信号に
よって第1系列又は第2系列の信号が選択される。
速度に等しい速度の複素変調信号の実部信号及び虚部信
号は、複素乗算器15に供給され、搬送波再生回路16
からの搬送波位相誤差信号と複素乗算されて、搬送波位
相を補償される。複素乗算器15から出力される搬送波
位相補償後の2信号はそれぞれIチャネル復調信号及び
Qチャネル復調信号となる。
ら出力される搬送波位相補償後の2信号から搬送波位相
誤差を検出して搬送波位相誤差信号を生成し出力する。
並列変換器11及び12から出力される第1系列の信号
を入力し振幅を計算する振幅検出器17及び直並列変換
器11及び12から出力される第2系列の信号を入力し
振幅を計算する振幅検出器18と、振幅検出器17及び
18からの振幅情報を入力し振幅比較結果を選択信号と
して出力する振幅比較器19と、直並列変換器11及び
12から出力される第1及び第2系列の信号及び選択信
号を入力とし振幅の小さい系列の信号からクロック位相
誤差情報を検出して出力するクロック位相検出回路20
と、クロック位相検出回路20の出力の不要成分を除去
するループフィルタ21と、ループフィルタ21の出力
をD/A変換するD/A変換器22と、D/A変換器2
2からのアナログ電圧により制御され再生クロックを出
力するVCO23と、VCO23の出力クロックを2逓
倍して変調速度の2倍の速度の再生クロックを出力する
2逓倍回路24とを備えている。
回路10は、まず各バースト信号の立ち上がり時に直並
列変換器11及び12から出力される第1及び第2系列
の信号の振幅を比較して、振幅の小さい方の系列の信号
の振幅が最小となるよう再生クロックの位相を制御す
る。
器19より出力される選択信号により、各バースト信号
の立ち上がり時に第1及び第2系列の信号のうち振幅の
大きいほうの系列の信号を出力する。
ト信号の立ち上がり時にクロック再生用VCOの出力ク
ロックと送信されたバースト信号のクロック成分との位
相差がπ(rad)であるとすると、クロック再生回路
は、その位相差を0(rad)とするよう再生クロック
の位相を制御する必要はなく、位相差がπ(rad)の
状態を保持すればよい。この時、セレクタ13及び14
の入力には、最適点(位相差π)及び中間点(位相差
0)で標本量子化された変調速度に等しい速度の複素変
調信号の実部信号および虚部信号が入力され、出力には
最適点で標本量子化された複素変調信号の実部信号およ
び虚部信号が出力される。
調装置では、各バースト信号の立ち上がり時にクロック
再生用VCOの出力クロックと送信されたバースト信号
のクロック成分との位相差が−π/2〜π/2の場合に
は、クロック再生回路が位相差を0(rad)とするよ
う再生クロックの位相を制御し、クロック位相差が−π
〜−π/2またはπ/2〜πの場合には、位相差を−π
(rad)又はπ(rad)とするよう再生クロックの
位相を制御すればよい。つまり、クロック同期確立時に
おいて、位相を制御する範囲を従来の±π(rad)に
比べて1/2に限定することができる。
本発明の構成によれば、クロック再生手段と搬送波再生
手段は独立に動作する。このため、本発明のクロック再
生手段と遅延検波方式を組み合わせた場合にもクロック
再生手段は同様に動作する。
信号復調装置においては、クロック同期確立時におい
て、位相を制御する範囲を従来の±π(rad)に比べ
て1/2に限定することができ、この結果、クロックの
引き込み時間を1/2以下に短縮することができる。従
って、各バースト信号の先頭に配置されるクロック同期
用のプリアンブルを従来に比べて1/2以下に短縮する
ことができ、情報伝送効率を向上できるという効果があ
る。
すブロック図である。
ック図である。
である。
Claims (5)
- 【請求項1】 受信ディジタル変調信号を実部信号及び
虚部信号を有する複素変調信号へ周波数変換する直交準
同期検波器と、前記複素変調信号を受け変調速度の2倍
の速度の再生クロックにより標本量子化して標本量子化
複素変調信号とするA/D変換手段と、前記標本量子化
複素変調信号の実部信号及び虚部信号をそれぞれ2列に
直並列変換して2系列の実部信号及び2系列の虚部信号
を選択信号に応じて各1系列選択するセレクタ手段と、
前記2系列の実部信号及び2系列の虚部信号に応じて前
記再生クロック信号及び前記選択信号を生成するクロッ
ク再生回路と、前記セレクタ手段から出力される変調速
度に等しい速度の複素変調信号の実部信号及び虚部信号
を受け該実部信号及び虚部信号と搬送波位相誤差信号と
複素乗算して2系列の搬送波位相補償後信号を生成して
該2系列の搬送波位相補償後信号を2系列の復調信号と
して出力する複素乗算器と、前記搬送波位相補償後信号
に基づいて前記搬送波位相誤差信号を生成する搬送波再
生回路とを有することを特徴とするバースト信号復調装
置。 - 【請求項2】 請求項1に記載されたバースト信号復調
装置において、前記直交準同期検波器は前記受信ディジ
タル変調信号の搬送波周波数にほぼ等しく互いに直交す
る2系列のローカル信号に基づいて前記受信ディジタル
変調信号をベースバンド帯の複素変調信号へ周波数変換
するようにしたことを特徴とするバースト信号復調装
置。 - 【請求項3】 請求項1に記載されたバースト信号復調
装置において、前記A/D変換手段は、前記直交準同期
検波器から前記複素変調信号の実部信号及び虚部信号を
受け不要な高調波を除去する2対のローパスフィルタ
と、該2対のローパスフィルタから出力される不要成分
を除去された複素変調信号の実部信号及び虚部信号を受
けて前記再生クロックに基づいて標本量子化する2対の
A/D変換器とを有することを特徴とするバースト信号
復調装置。 - 【請求項4】 請求項1に記載されたバースト信号復調
装置において、前記セレクタ手段は、前記2対のA/D
変換器より出力される標本量子化複素変調信号の実部信
号及び虚部信号を受けてそれぞれ2列に直並列変換する
2対の直並列変換器と、前記2対の直並列変換器より出
力される2系列の実部信号及び2系列の虚部信号をそれ
ぞれ入力して前記選択信号に基づいて実部信号および虚
部信号を各1系列選択する2対のセレクタとを有するこ
とを特徴とするバースト信号復調装置。 - 【請求項5】 請求項1に記載されたバースト信号復調
装置において、前記クロック再生回路は、前記2系列の
実部信号及び2系列の虚部信号のうち第1系列の信号を
入力して振幅を計算し第1の振幅情報を生成する第1の
振幅検出器と、前記2系列の実部信号及び2系列の虚部
信号のうち第2系列の信号を入力して振幅を計算し第2
の振幅情報を生成する第2の振幅検出器と、前記第1及
び第2の振幅情報を入力して振幅比較結果を前記選択信
号として出力する振幅比較器と、前記第1及び第2系列
の信号と前記選択信号を入力して振幅の小さい系列の信
号からクロック位相誤差を検出してクロック位相誤差情
報として出力するクロック位相検出回路と、前記クロッ
ク位相誤差情報の不要成分を除去するループフィルタ
と、該ループフィルタの出力をD/A変換するD/A変
換器と、該D/A変換器からのアナログ電圧により制御
され出力クロックを出力するVCOと、該VCOの出力
クロックを2逓倍して前記再生クロックを出力する2逓
倍回路とを有することを特徴とするバースト信号復調装
置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09129445A JP3120833B2 (ja) | 1997-05-20 | 1997-05-20 | バースト信号復調装置 |
US09/081,313 US6057730A (en) | 1997-05-20 | 1998-05-19 | Digital demodulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09129445A JP3120833B2 (ja) | 1997-05-20 | 1997-05-20 | バースト信号復調装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10322405A true JPH10322405A (ja) | 1998-12-04 |
JP3120833B2 JP3120833B2 (ja) | 2000-12-25 |
Family
ID=15009658
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09129445A Expired - Fee Related JP3120833B2 (ja) | 1997-05-20 | 1997-05-20 | バースト信号復調装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6057730A (ja) |
JP (1) | JP3120833B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6512473B2 (en) | 2001-01-18 | 2003-01-28 | Nec Corporation | Clock synchronizing circuit |
US6624691B1 (en) | 1999-10-04 | 2003-09-23 | Nec Corporation | Demodulator for processing digital signal |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002091582A1 (en) * | 2001-05-03 | 2002-11-14 | Coreoptics, Inc. | Amplitude detection for controlling the decision instant for sampling as a data flow |
US6937679B2 (en) * | 2001-12-26 | 2005-08-30 | Intel Corporation | Spread spectrum clocking tolerant receivers |
US7590175B2 (en) * | 2003-05-20 | 2009-09-15 | Rambus Inc. | DFE margin test methods and circuits that decouple sample and feedback timing |
US7627029B2 (en) | 2003-05-20 | 2009-12-01 | Rambus Inc. | Margin test methods and circuits |
TW595111B (en) * | 2003-09-03 | 2004-06-21 | Mediatek Inc | Fast data recovery digital data slicer |
JP4983178B2 (ja) * | 2006-09-15 | 2012-07-25 | 富士通株式会社 | 差動四位相偏移変調光受信回路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03155237A (ja) * | 1989-11-14 | 1991-07-03 | Fujitsu Ltd | ビットタイミング再生回路 |
JP2753485B2 (ja) * | 1991-10-14 | 1998-05-20 | 日本電信電話株式会社 | バーストモード復調装置 |
JP3003826B2 (ja) * | 1992-12-11 | 2000-01-31 | 三菱電機株式会社 | クロック再生回路 |
JPH06284159A (ja) * | 1993-03-29 | 1994-10-07 | Toshiba Corp | ディジタル復調器 |
JPH0730600A (ja) * | 1993-06-23 | 1995-01-31 | Casio Comput Co Ltd | クロック抽出方法及び回路 |
JPH08107432A (ja) * | 1994-10-07 | 1996-04-23 | Fujitsu Ltd | 受信同期方式及び該方式による復調器 |
-
1997
- 1997-05-20 JP JP09129445A patent/JP3120833B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-19 US US09/081,313 patent/US6057730A/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6624691B1 (en) | 1999-10-04 | 2003-09-23 | Nec Corporation | Demodulator for processing digital signal |
US6512473B2 (en) | 2001-01-18 | 2003-01-28 | Nec Corporation | Clock synchronizing circuit |
Also Published As
Publication number | Publication date |
---|---|
US6057730A (en) | 2000-05-02 |
JP3120833B2 (ja) | 2000-12-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3041175B2 (ja) | Ofdm同期復調回路 | |
JPH09214462A (ja) | 直交周波数分割多重の方法及び同期方法と、直交周波数分割多重用変調器及び復調器 | |
CA2291118C (en) | Clock regeneration circuit | |
JP3120833B2 (ja) | バースト信号復調装置 | |
JP3359927B2 (ja) | 直交振幅変調方式ディジタル無線装置の復調装置 | |
JP3479882B2 (ja) | 復調器 | |
JP3695920B2 (ja) | 搬送波再生回路および搬送波再生方法 | |
JP3252670B2 (ja) | Psk搬送波信号再生装置 | |
JP2658877B2 (ja) | 復調装置 | |
JPH066397A (ja) | 遅延検波器 | |
JP3518739B2 (ja) | 直交周波数分割多重信号受信装置及び直交周波数分割多重信号の受信方法 | |
JP3518755B2 (ja) | 直交周波数分割多重信号受信装置及び直交周波数分割多重信号の受信方法 | |
JP3495568B2 (ja) | クロック再生回路 | |
JP3518760B2 (ja) | 直交周波数分割多重信号受信装置及び直交周波数分割多重信号の受信方法 | |
JPH10224320A (ja) | Ofdm復調装置 | |
JP2689806B2 (ja) | 同期型スペクトル拡散変調波の復調装置 | |
JP3676740B2 (ja) | 直交周波数分割多重信号受信装置及び直交周波数分割多重信号の受信方法 | |
JPS5838018B2 (ja) | 位相連続fsk信号変調回路 | |
JPH10224415A (ja) | 変調器及び変調方法、復調器及び復調方法 | |
JP3518754B2 (ja) | 直交周波数分割多重信号受信装置及び直交周波数分割多重信号の受信方法 | |
JP2689922B2 (ja) | 復調装置 | |
JP3487221B2 (ja) | クロック再生装置およびクロック再生方法 | |
JP3518752B2 (ja) | 直交周波数分割多重信号受信装置及び直交周波数分割多重信号の受信方法 | |
JP3088315B2 (ja) | Amデータ多重被変調波信号復調回路 | |
JPS60189354A (ja) | 通信方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000920 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071020 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081020 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |