JPH1098441A - データ圧縮方法 - Google Patents
データ圧縮方法Info
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- JPH1098441A JPH1098441A JP25333896A JP25333896A JPH1098441A JP H1098441 A JPH1098441 A JP H1098441A JP 25333896 A JP25333896 A JP 25333896A JP 25333896 A JP25333896 A JP 25333896A JP H1098441 A JPH1098441 A JP H1098441A
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Abstract
(57)【要約】
【課題】 パケット化においてデータ入力に対するデー
タ出力の遅延時間を最小に抑える。 【解決手段】 非同期で複数のチャネルから入力するデ
ータを、それぞれ独立してメモリ１３に書き込み、各デ
ータを圧縮して読み出し、パケット形式のシリアルデー
タに変換するデータ圧縮方法において、書き込み制御回
路１２が書き込みアドレスを一定周期でサイクリックに
出力させて、入力データを各チャネル毎にメモリに書き
込むとともに、読み出し制御回路１４がメモリへの書き
込みアドレスとデータの送信タイミングに応じて、各チ
ャネル毎の読み出しアドレスの出力開始を制御し、パケ
ット送信開始直前の所定時間内に入力されたデータを、
書き込み終了と同時にメモリ内から読み出す。
タ出力の遅延時間を最小に抑える。 【解決手段】 非同期で複数のチャネルから入力するデ
ータを、それぞれ独立してメモリ１３に書き込み、各デ
ータを圧縮して読み出し、パケット形式のシリアルデー
タに変換するデータ圧縮方法において、書き込み制御回
路１２が書き込みアドレスを一定周期でサイクリックに
出力させて、入力データを各チャネル毎にメモリに書き
込むとともに、読み出し制御回路１４がメモリへの書き
込みアドレスとデータの送信タイミングに応じて、各チ
ャネル毎の読み出しアドレスの出力開始を制御し、パケ
ット送信開始直前の所定時間内に入力されたデータを、
書き込み終了と同時にメモリ内から読み出す。
Description
【０００１】
【発明の属する技術分野】本発明は、複数チャネルのデ
ータを圧縮して、シリアルデータに変換するデータ圧縮
方法に関し、特にデータ圧縮におけるデータ出力の遅延
時間を短縮するデータ圧縮方法に関する。
ータを圧縮して、シリアルデータに変換するデータ圧縮
方法に関し、特にデータ圧縮におけるデータ出力の遅延
時間を短縮するデータ圧縮方法に関する。
【０００２】
【関連する背景技術】従来、この種のデータ圧縮方法で
は、例えばｎチャネルのデータをそれぞれパケット構成
にして送信する場合、パケット化される各チャネルのデ
ータはフレーム内のデータを基準として、共通のフレー
ム内のデータをメモリに書き込むとともに、圧縮したも
のを各チャネルのタイミングで順次読み出すことで、各
チャネル別にパケット化を行うものがあった。
は、例えばｎチャネルのデータをそれぞれパケット構成
にして送信する場合、パケット化される各チャネルのデ
ータはフレーム内のデータを基準として、共通のフレー
ム内のデータをメモリに書き込むとともに、圧縮したも
のを各チャネルのタイミングで順次読み出すことで、各
チャネル別にパケット化を行うものがあった。
【０００３】この方法では、ｎ個のＩ／Ｏポートを有す
るメモリを用いた場合、各チャネル共通に書き込みアド
レス及び読み出しアドレスを使用することが可能になる
とともに、上記動作を１個のメモリで実現することがで
きる。この場合、例えばメモリにｖ［Hz］のクロックに
よる書き込みアドレス及び２ｎｖ［Hz］のクロックによ
る読み出しアドレスをそれぞれ入力すれば、データは２
ｎ倍に圧縮されることになる。
るメモリを用いた場合、各チャネル共通に書き込みアド
レス及び読み出しアドレスを使用することが可能になる
とともに、上記動作を１個のメモリで実現することがで
きる。この場合、例えばメモリにｖ［Hz］のクロックに
よる書き込みアドレス及び２ｎｖ［Hz］のクロックによ
る読み出しアドレスをそれぞれ入力すれば、データは２
ｎ倍に圧縮されることになる。
【０００４】
【発明が解決しようとする課題】しかし、この方法おい
ては、入力側では、パラレルに入力される各チャネルの
データを、フレーム単位に同一タイミング（同一アドレ
ス）でメモリへ書き込み、これに対して出力側では、各
チャネル毎に指定されたタイムスロットで順次読み出し
てパケット化を行うため、速度変換を行うメモリのデー
タ入力に対するデータ出力に遅延時間が生じることとな
る。この遅延時間は、上記メモリからデータの読み出さ
れる順によって規定されているので、遅延時間に差が生
じ、最後に読み出されるｎ番目のチャネルにおいて最大
の遅延時間が生じてしまう。このパケット化における遅
延時間は、メモリに入力するデータ長分（フレーム長
分）必要とされていた。
ては、入力側では、パラレルに入力される各チャネルの
データを、フレーム単位に同一タイミング（同一アドレ
ス）でメモリへ書き込み、これに対して出力側では、各
チャネル毎に指定されたタイムスロットで順次読み出し
てパケット化を行うため、速度変換を行うメモリのデー
タ入力に対するデータ出力に遅延時間が生じることとな
る。この遅延時間は、上記メモリからデータの読み出さ
れる順によって規定されているので、遅延時間に差が生
じ、最後に読み出されるｎ番目のチャネルにおいて最大
の遅延時間が生じてしまう。このパケット化における遅
延時間は、メモリに入力するデータ長分（フレーム長
分）必要とされていた。
【０００５】また、上述したように各チャネル間で遅延
時間に差が生じる場合には、例えばパケット長ｐが２５
６［bit］、伝送速度Ｖ＝６４［kbps］では、データ長
Ｔが４［ms］となり、最大（ｎ＝１６番目のチャネル）
でデータ長の２倍の遅延時間が必要とされる。このため
入力−出力間において遅延時間が生じることを防ぎたい
リアルタイムのデータ伝送などにおいては、ｎチャネル
中の遅延時間の少ない使用チャネルを選択しなければな
らず、全チャネルで同等に使用できずにチャネル限定さ
れたものとなり、上記リアルタイム伝送などには適さな
いという問題点があった。
時間に差が生じる場合には、例えばパケット長ｐが２５
６［bit］、伝送速度Ｖ＝６４［kbps］では、データ長
Ｔが４［ms］となり、最大（ｎ＝１６番目のチャネル）
でデータ長の２倍の遅延時間が必要とされる。このため
入力−出力間において遅延時間が生じることを防ぎたい
リアルタイムのデータ伝送などにおいては、ｎチャネル
中の遅延時間の少ない使用チャネルを選択しなければな
らず、全チャネルで同等に使用できずにチャネル限定さ
れたものとなり、上記リアルタイム伝送などには適さな
いという問題点があった。
【０００６】本発明は、上記問題点に鑑みなされたもの
で、パケット化においてデータ入力に対するデータ出力
の遅延時間を最小に抑えることができるデータ圧縮方法
を提供することを目的とする。
で、パケット化においてデータ入力に対するデータ出力
の遅延時間を最小に抑えることができるデータ圧縮方法
を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、非同期で複数のチャネルから入力する
データを、それぞれ独立してメモリに書き込み、該各デ
ータを圧縮して読み出し、パケット形式のシリアルデー
タに変換するデータ圧縮方法において、書き込みアドレ
スを一定周期でサイクリックに出力させて、前記入力す
るデータを各チャネル毎に前記メモリに書き込むととも
に、前記メモリへの書き込みアドレスと前記データの送
信タイミングに応じて、前記各チャネル毎の読み出しア
ドレスの出力開始を制御し、前記パケット送信開始直前
の所定時間内に入力されたデータを、前記書き込み終了
と同時に前記メモリ内から読み出し、前記データ入力に
対するデータ出力の遅延時間を最小にする。
め、本発明では、非同期で複数のチャネルから入力する
データを、それぞれ独立してメモリに書き込み、該各デ
ータを圧縮して読み出し、パケット形式のシリアルデー
タに変換するデータ圧縮方法において、書き込みアドレ
スを一定周期でサイクリックに出力させて、前記入力す
るデータを各チャネル毎に前記メモリに書き込むととも
に、前記メモリへの書き込みアドレスと前記データの送
信タイミングに応じて、前記各チャネル毎の読み出しア
ドレスの出力開始を制御し、前記パケット送信開始直前
の所定時間内に入力されたデータを、前記書き込み終了
と同時に前記メモリ内から読み出し、前記データ入力に
対するデータ出力の遅延時間を最小にする。
【０００８】すなわち、この読み出しアドレスは、メモ
リへの書き込みアドレスとデータの送信タイミングに応
じて、各チャネル毎に出力開始の最適値が決定され、こ
の決定された最適値で上記読み出しアドレスを出力し
て、データ出力の遅延時間を必要最小限に抑える。請求
項３においては、読み出しアドレスの制御では、前記各
チャネルのデータの伝送速度が同じ場合、前記各チャネ
ルから入力するデータを前記書き込み終了と同時に前記
メモリ内から順次読み出し、前記データ入力に対するデ
ータ出力の遅延時間を、各チャネルとも同一にする。
リへの書き込みアドレスとデータの送信タイミングに応
じて、各チャネル毎に出力開始の最適値が決定され、こ
の決定された最適値で上記読み出しアドレスを出力し
て、データ出力の遅延時間を必要最小限に抑える。請求
項３においては、読み出しアドレスの制御では、前記各
チャネルのデータの伝送速度が同じ場合、前記各チャネ
ルから入力するデータを前記書き込み終了と同時に前記
メモリ内から順次読み出し、前記データ入力に対するデ
ータ出力の遅延時間を、各チャネルとも同一にする。
【０００９】すなわち、サイクリックに出力される書き
込みアドレスの所定アドレスで各チャネルのデータを書
き込み、書き込みが終了したと同時に順次読み出しを行
うように、読み出しアドレスを各チャネル毎に制御し、
データ出力の遅延時間を各チャネル共通にするとともに
最小限に抑える。
込みアドレスの所定アドレスで各チャネルのデータを書
き込み、書き込みが終了したと同時に順次読み出しを行
うように、読み出しアドレスを各チャネル毎に制御し、
データ出力の遅延時間を各チャネル共通にするとともに
最小限に抑える。
【００１０】
【発明の実施の形態】本発明に係るデータ圧縮方法を図
１乃至図４の図面に基づいて説明する。図１は、本発明
に係るデータ圧縮方法を用いたデータ圧縮装置の概略構
成の一例を示すブロック図である。図において、データ
圧縮装置は、アドレス用の基準クロックを発生させるク
ロック発生回路１１と、上記基準クロックに基づいて書
き込みアドレスを出力する書き込み制御回路１２と、複
数のＩ／Ｏポートを有し、各Ｉ／Ｏポートへの入出力が
非同期にアクセス可能なＲＡＭからなるメモリ１３と、
読み出しアドレスの出力開始タイミングを制御する読み
出し制御回路１４と、メモリ１３からのパラレルデータ
をシリアルデータに変換して出力するデータ選択回路１
５とから構成されている。
１乃至図４の図面に基づいて説明する。図１は、本発明
に係るデータ圧縮方法を用いたデータ圧縮装置の概略構
成の一例を示すブロック図である。図において、データ
圧縮装置は、アドレス用の基準クロックを発生させるク
ロック発生回路１１と、上記基準クロックに基づいて書
き込みアドレスを出力する書き込み制御回路１２と、複
数のＩ／Ｏポートを有し、各Ｉ／Ｏポートへの入出力が
非同期にアクセス可能なＲＡＭからなるメモリ１３と、
読み出しアドレスの出力開始タイミングを制御する読み
出し制御回路１４と、メモリ１３からのパラレルデータ
をシリアルデータに変換して出力するデータ選択回路１
５とから構成されている。
【００１１】このデータ圧縮装置では、従来と同様に、
書き込み制御回路１２からの書き込みアドレスを各チャ
ネルで共有する。これに対して、読み出し制御回路１４
は、送信タイミングから各チャネル毎に読み出しアドレ
スの出力開始の最適値を決定し、この決定に基づき読み
出しアドレスを出力する。すなわち、このデータ圧縮装
置では、図２に示すように、書き込み制御回路１２によ
ってパケット送信開始直前の時間Ｔ内に入力されたデー
タを、メモリ１３への書き込み終了と同時に読み出しを
行うように、読み出し制御回路１４が読み出しアドレス
の制御を各チャネル（この例では、１〜３チャネル）別
に行うことにより、各データＡ，Ｂ，Ｃの入力に対する
データ出力の遅延時間ＤA，ＤB，ＤCを各チャネル一律
にするとともに最小にする。
書き込み制御回路１２からの書き込みアドレスを各チャ
ネルで共有する。これに対して、読み出し制御回路１４
は、送信タイミングから各チャネル毎に読み出しアドレ
スの出力開始の最適値を決定し、この決定に基づき読み
出しアドレスを出力する。すなわち、このデータ圧縮装
置では、図２に示すように、書き込み制御回路１２によ
ってパケット送信開始直前の時間Ｔ内に入力されたデー
タを、メモリ１３への書き込み終了と同時に読み出しを
行うように、読み出し制御回路１４が読み出しアドレス
の制御を各チャネル（この例では、１〜３チャネル）別
に行うことにより、各データＡ，Ｂ，Ｃの入力に対する
データ出力の遅延時間ＤA，ＤB，ＤCを各チャネル一律
にするとともに最小にする。
【００１２】次に、本発明に係るデータ圧縮装置が所定
線路網、例えば光マルチドロップ線路網と接続された場
合について説明する。この光マルチドロップ線路網は、
例えば伝送容量が（伝送速度Ｖ＝６４［kbps］）×（チ
ャネル数Ｎ＝１６）のシステムに使用されており、デー
タ圧縮装置は、この各チャネルから入力するパラレルデ
ータを２ｎ倍に圧縮させて伝送速度ｖが２．０４８［Mb
ps］、パケット長ｐが２５６［bit］のパケット形式の
シリアルデータに変換して送信している。
線路網、例えば光マルチドロップ線路網と接続された場
合について説明する。この光マルチドロップ線路網は、
例えば伝送容量が（伝送速度Ｖ＝６４［kbps］）×（チ
ャネル数Ｎ＝１６）のシステムに使用されており、デー
タ圧縮装置は、この各チャネルから入力するパラレルデ
ータを２ｎ倍に圧縮させて伝送速度ｖが２．０４８［Mb
ps］、パケット長ｐが２５６［bit］のパケット形式の
シリアルデータに変換して送信している。
【００１３】書き込み制御回路１２は、図３に示すよう
に、書き込みアドレスを伝送速度６４［kbps］で０〜５
１１のアドレス値でサイクリックにメモリ１３に出力し
ている。本実施例におけるメモリ１３には、各チャネル
からフレーム長Ｔ（＝ｐ／Ｖ＝４［ms］）のデータが入
力している。パケットは、単一のチャネルからのデータ
（以下「単一チャネルデータ」という）で構成されてお
り、各チャネルは、プリアサイン方式によって固定的に
割り当てられたタイムスロットｔ間隔で順次送信される
ものとする。
に、書き込みアドレスを伝送速度６４［kbps］で０〜５
１１のアドレス値でサイクリックにメモリ１３に出力し
ている。本実施例におけるメモリ１３には、各チャネル
からフレーム長Ｔ（＝ｐ／Ｖ＝４［ms］）のデータが入
力している。パケットは、単一のチャネルからのデータ
（以下「単一チャネルデータ」という）で構成されてお
り、各チャネルは、プリアサイン方式によって固定的に
割り当てられたタイムスロットｔ間隔で順次送信される
ものとする。
【００１４】すなわち、タイムスロットｔは、チャネル
数Ｎで分割されるため、 ｔ＝Ｔ／Ｎ＝（ｐ／Ｖ）／Ｎ …（１） となる。この（１）式に上述した各数値を代入すると、
ｔ＝２５０［μｓ］となる。
数Ｎで分割されるため、 ｔ＝Ｔ／Ｎ＝（ｐ／Ｖ）／Ｎ …（１） となる。この（１）式に上述した各数値を代入すると、
ｔ＝２５０［μｓ］となる。
【００１５】また、このタイムスロット当たりの入力デ
ータのビット数は、ｐ／Ｎであるので、これに各数値を
代入すると、 ｐ／Ｎ＝１６［bit］ となる。そこで、本実施例では、図３に示すように、１
チャネルのタイムスロットを基準に書き込みアドレスを
スタートさせ、１６ビット毎に各チャネルの入力データ
Ａ〜Ｐをメモリ１３に書き込むように設定する。これに
より、書き込み制御回路１２からの書き込みアドレスの
アドレス値が「０」〜「５１１」に到る間に、２周期分
の各チャネルのデータがメモリ１３に書き込まれること
になる。
ータのビット数は、ｐ／Ｎであるので、これに各数値を
代入すると、 ｐ／Ｎ＝１６［bit］ となる。そこで、本実施例では、図３に示すように、１
チャネルのタイムスロットを基準に書き込みアドレスを
スタートさせ、１６ビット毎に各チャネルの入力データ
Ａ〜Ｐをメモリ１３に書き込むように設定する。これに
より、書き込み制御回路１２からの書き込みアドレスの
アドレス値が「０」〜「５１１」に到る間に、２周期分
の各チャネルのデータがメモリ１３に書き込まれること
になる。
【００１６】本実施例では、タイムスロット２５０［μ
ｓ］毎にデータ送信するため、同一周期の１チャネルと
１６チャネルとでは、送信タイミングにｔ×１５＝３．
７５［ms］の遅延差が生じる。ここで、読み出し制御回
路１４において出力される読み出しアドレスＡｄｒ（ou
t）は、 Ａｄｒ（out）＝（ｐ／Ｎ）・（ｎ−１）＋ｘ …（２） ただし、ｎ：チャネル番号 ｘ：ｐ（ｍ−１）からなる係数 ｍ：データの周期で、１又は２の整数 となる。このように、読み出し制御回路１４は、送信タ
イミングの位置と、書き込みアドレスの位置とに基づい
て、読み出しアドレスの出力開始値を設定しており、上
記（２）式においてｘ＝０、すなわちｍ＝１で、ｎ＝１
の時の読み出しアドレスＡｄｒ（out）のアドレス値
「０」がスタートアドレスとなる。そして、各チャネル
に対して図４及び以下のように設定された読み出しアド
レスが、読み出し制御回路１４からメモリ１３に出力さ
れることとなる。なお、図４は、メモリ１３に対して各
チャネルに設定される、奇数周期における２５６ビット
の読み出しアドレスを示す図である。
ｓ］毎にデータ送信するため、同一周期の１チャネルと
１６チャネルとでは、送信タイミングにｔ×１５＝３．
７５［ms］の遅延差が生じる。ここで、読み出し制御回
路１４において出力される読み出しアドレスＡｄｒ（ou
t）は、 Ａｄｒ（out）＝（ｐ／Ｎ）・（ｎ−１）＋ｘ …（２） ただし、ｎ：チャネル番号 ｘ：ｐ（ｍ−１）からなる係数 ｍ：データの周期で、１又は２の整数 となる。このように、読み出し制御回路１４は、送信タ
イミングの位置と、書き込みアドレスの位置とに基づい
て、読み出しアドレスの出力開始値を設定しており、上
記（２）式においてｘ＝０、すなわちｍ＝１で、ｎ＝１
の時の読み出しアドレスＡｄｒ（out）のアドレス値
「０」がスタートアドレスとなる。そして、各チャネル
に対して図４及び以下のように設定された読み出しアド
レスが、読み出し制御回路１４からメモリ１３に出力さ
れることとなる。なお、図４は、メモリ１３に対して各
チャネルに設定される、奇数周期における２５６ビット
の読み出しアドレスを示す図である。
【００１７】 １チャネル： ０〜２５５，２５６〜５１１ ２チャネル：１６〜２７１，２７２〜（５１１，０）〜１５ ３チャネル：３２〜２８７，２８８〜（５１１，０）〜３１ ： ： ： １６チャネル：２４０〜４９５，４９６〜（５１１，０）〜２３９ この読み出しアドレスの入力によって、メモリ１３から
は、単一チャネルデータが、タイムスロット間隔で、か
つ伝送速度が２．０４８［Mbps］でデータ選択回路１５
に順次出力されることとなる。
は、単一チャネルデータが、タイムスロット間隔で、か
つ伝送速度が２．０４８［Mbps］でデータ選択回路１５
に順次出力されることとなる。
【００１８】また、読み出し制御回路１４からは、タイ
ムスロットに基づくデータセレクト信号がデータ選択回
路１５に出力されている。データ選択回路１５は、入力
する上記データセレクト信号に応じて、メモリ１３から
出力される各チャネルの単一チャネルデータを取り込ん
で、パケット形式のシリアルデータに変換して送信して
いる。
ムスロットに基づくデータセレクト信号がデータ選択回
路１５に出力されている。データ選択回路１５は、入力
する上記データセレクト信号に応じて、メモリ１３から
出力される各チャネルの単一チャネルデータを取り込ん
で、パケット形式のシリアルデータに変換して送信して
いる。
【００１９】従って、本実施例では、各チャネル毎にデ
ータを書き込んだメモリに対し、データの書き込みアド
レスと送信タイミングとに基づいて、読み出しアドレス
の出力開始値を設定する制御を行う。これにより、本実
施例では、上記書き込みアドレスを従来のように一括し
て使用したとしても、各チャネルに対して読み出しアド
レスが最適値に設定されるため、パケット化に必要とさ
れる最小限の遅延時間でデータ伝送が可能になるととも
に、各チャネルでの遅延時間のばらつきがなくなり、上
記遅延時間を一律にすることができる。このため、本実
施例のデータ圧縮方法を、応答速度を重要視するシステ
ムやリアルタイム伝送を行うシステムに用いても、従来
例のように使用チャネルを限定する必要がなくなり、デ
ータ出力の遅延時間を最小に抑えて伝送精度を向上させ
ることができる。
ータを書き込んだメモリに対し、データの書き込みアド
レスと送信タイミングとに基づいて、読み出しアドレス
の出力開始値を設定する制御を行う。これにより、本実
施例では、上記書き込みアドレスを従来のように一括し
て使用したとしても、各チャネルに対して読み出しアド
レスが最適値に設定されるため、パケット化に必要とさ
れる最小限の遅延時間でデータ伝送が可能になるととも
に、各チャネルでの遅延時間のばらつきがなくなり、上
記遅延時間を一律にすることができる。このため、本実
施例のデータ圧縮方法を、応答速度を重要視するシステ
ムやリアルタイム伝送を行うシステムに用いても、従来
例のように使用チャネルを限定する必要がなくなり、デ
ータ出力の遅延時間を最小に抑えて伝送精度を向上させ
ることができる。
【００２０】
【発明の効果】以上説明したように、本発明では、非同
期で複数のチャネルから入力するデータを、それぞれ独
立してメモリに書き込み、該各データを圧縮して読み出
し、パケット形式のシリアルデータに変換するデータ圧
縮方法において、書き込みアドレスを一定周期でサイク
リックに出力させて、前記入力するデータを各チャネル
毎に前記メモリに書き込むとともに、前記メモリへの書
き込みアドレスと前記データの送信タイミングに応じ
て、前記各チャネル毎の読み出しアドレスの出力開始を
制御し、前記パケット送信開始直前の所定時間内に入力
されたデータを、前記書き込み終了と同時に前記メモリ
内から順次読み出すので、パケット化においてデータ入
力に対するデータ出力の遅延時間を最小にできる。
期で複数のチャネルから入力するデータを、それぞれ独
立してメモリに書き込み、該各データを圧縮して読み出
し、パケット形式のシリアルデータに変換するデータ圧
縮方法において、書き込みアドレスを一定周期でサイク
リックに出力させて、前記入力するデータを各チャネル
毎に前記メモリに書き込むとともに、前記メモリへの書
き込みアドレスと前記データの送信タイミングに応じ
て、前記各チャネル毎の読み出しアドレスの出力開始を
制御し、前記パケット送信開始直前の所定時間内に入力
されたデータを、前記書き込み終了と同時に前記メモリ
内から順次読み出すので、パケット化においてデータ入
力に対するデータ出力の遅延時間を最小にできる。
【００２１】請求項３では、読み出しアドレスの制御で
は、前記各チャネルのデータの伝送速度が同じ場合、前
記各チャネルから入力するデータを前記書き込み終了と
同時に前記メモリ内から順次読み出すので、パケット化
においてデータ入力に対する前記データ出力の遅延時間
を最小にできるとともに、上記遅延時間を各チャネルと
も同一にできる。
は、前記各チャネルのデータの伝送速度が同じ場合、前
記各チャネルから入力するデータを前記書き込み終了と
同時に前記メモリ内から順次読み出すので、パケット化
においてデータ入力に対する前記データ出力の遅延時間
を最小にできるとともに、上記遅延時間を各チャネルと
も同一にできる。
【図１】本発明に係るデータ圧縮方法を用いたデータ圧
縮装置の概略構成の一例を示すブロック図である。
縮装置の概略構成の一例を示すブロック図である。
【図２】図１に示したメモリによるデータの書き込み及
び読み出しの概略的なタイミングチャートである。
び読み出しの概略的なタイミングチャートである。
【図３】図１に示したメモリによるデータの書き込み及
び読み出しの具体的なタイミングチャートである。
び読み出しの具体的なタイミングチャートである。
【図４】図１に示したメモリに対して各チャネル毎に設
定される２５６ビットの読み出しアドレスを示す図であ
る。
定される２５６ビットの読み出しアドレスを示す図であ
る。
１１ クロック発生回路 １２ 書き込み制御回路 １３ メモリ １４ 読み出し制御回路 １５ データ選択回路
Claims (3)
- 【請求項１】 非同期で複数のチャネルから入力するデ
ータを、それぞれ独立してメモリに書き込み、該各デー
タを圧縮して読み出し、パケット形式のシリアルデータ
に変換するデータ圧縮方法において、 書き込みアドレスを一定周期でサイクリックに出力させ
て、前記入力するデータを各チャネル毎に前記メモリに
書き込むとともに、 前記データ入力に対するデータ出力の遅延時間が小さく
なるように、前記メモリへの書き込みアドレスと前記デ
ータの送信タイミングに応じて、前記各チャネル毎の読
み出しアドレスの出力開始を制御することを特徴とする
データ圧縮方法。 - 【請求項２】 前記読み出しアドレスの制御では、前記
パケット送信開始直前の所定時間内に入力されたデータ
を、前記書き込み終了と同時に前記メモリ内から読み出
すように、前記読み出しアドレスの出力開始を制御し、
前記データ入力に対する前記データ出力の遅延時間を小
さくすることを特徴とする請求項１に記載のデータ圧縮
方法。 - 【請求項３】 前記読み出しアドレスの制御では、前記
各チャネルのデータの伝送速度が同じ場合、前記各チャ
ネルから入力するデータを前記書き込み終了と同時に前
記メモリ内から順次読み出すことを特徴とする請求項１
又は２に記載のデータ圧縮方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25333896A JP3303687B2 (ja) | 1996-09-25 | 1996-09-25 | データ圧縮方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25333896A JP3303687B2 (ja) | 1996-09-25 | 1996-09-25 | データ圧縮方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098441A true JPH1098441A (ja) | 1998-04-14 |
| JP3303687B2 JP3303687B2 (ja) | 2002-07-22 |
Family
ID=17249937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25333896A Expired - Fee Related JP3303687B2 (ja) | 1996-09-25 | 1996-09-25 | データ圧縮方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3303687B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080015966A1 (en) * | 2006-06-20 | 2008-01-17 | Omx Technology Ab | System and method for monitoring trading |
-
1996
- 1996-09-25 JP JP25333896A patent/JP3303687B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080015966A1 (en) * | 2006-06-20 | 2008-01-17 | Omx Technology Ab | System and method for monitoring trading |
| US8630934B2 (en) * | 2006-06-20 | 2014-01-14 | Omx Technology Ab | System and method for monitoring trading |
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| JP3303687B2 (ja) | 2002-07-22 |
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