JPH05227173A - 多重処理方式 - Google Patents
多重処理方式Info
- Publication number
- JPH05227173A JPH05227173A JP4023627A JP2362792A JPH05227173A JP H05227173 A JPH05227173 A JP H05227173A JP 4023627 A JP4023627 A JP 4023627A JP 2362792 A JP2362792 A JP 2362792A JP H05227173 A JPH05227173 A JP H05227173A
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- JP
- Japan
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- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
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Abstract
(57)【要約】
【目的】 上位装置と複数の下位装置間のオーダとレス
ポンスのやりとりを時分割多重して行う。 【構成】 上位装置１は送信メモリ１２に格納した下位
装置２1 〜２n に対するオーダを周期Ｔ内に時分割多重
して送信し、かつ、下位装置２1 〜２n が周期Ｔ内に時
分割多重して送信したレスポンスを受信し、受信メモリ
１３に格納する。また、下位装置２1 〜２n は上位装置
１が時分割多重して送信したｎ個分のオーダよりタイミ
ング発生回路３４の制御で自装置に対応する多重位置の
オーダを抽出して受信レジスタ３２に格納し、かつ、送
信レジスタ３３に格納したレスポンスを自装置に対応す
る多重位置に送出する。
ポンスのやりとりを時分割多重して行う。 【構成】 上位装置１は送信メモリ１２に格納した下位
装置２1 〜２n に対するオーダを周期Ｔ内に時分割多重
して送信し、かつ、下位装置２1 〜２n が周期Ｔ内に時
分割多重して送信したレスポンスを受信し、受信メモリ
１３に格納する。また、下位装置２1 〜２n は上位装置
１が時分割多重して送信したｎ個分のオーダよりタイミ
ング発生回路３４の制御で自装置に対応する多重位置の
オーダを抽出して受信レジスタ３２に格納し、かつ、送
信レジスタ３３に格納したレスポンスを自装置に対応す
る多重位置に送出する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル交換機等の
情報処理装置における上位装置と複数の下位装置間の情
報処理方式に関するものである。
情報処理装置における上位装置と複数の下位装置間の情
報処理方式に関するものである。
【０００２】
【従来の技術】図５は従来の情報処理方式の構成を示す
ブロック図、図６は従来の情報処理装置における上位装
置と複数の下位装置の動作タイミングチャート、図７は
従来の情報処理方式におけるオーダの構成図である。図
５に示すように、上位装置４１から下位装置４２1 〜４
２n に対し送信イネーブル信号（ＳＥ）と送信クロック
信号（ＳＣＬＫ）とデータ信号（Ｄ７〜０）がバス４３
〜４５で接続されている。さらに、下位装置４２1 〜４
２n から上位装置４１に対し、データ信号（Ｄ７〜０）
と受信イネーブル信号（ＲＥ）と受信クロック信号（Ｒ
ＣＬＫ）がバス４５〜４７で接続されている。バス４５
は８ビットの双方向バスである。
ブロック図、図６は従来の情報処理装置における上位装
置と複数の下位装置の動作タイミングチャート、図７は
従来の情報処理方式におけるオーダの構成図である。図
５に示すように、上位装置４１から下位装置４２1 〜４
２n に対し送信イネーブル信号（ＳＥ）と送信クロック
信号（ＳＣＬＫ）とデータ信号（Ｄ７〜０）がバス４３
〜４５で接続されている。さらに、下位装置４２1 〜４
２n から上位装置４１に対し、データ信号（Ｄ７〜０）
と受信イネーブル信号（ＲＥ）と受信クロック信号（Ｒ
ＣＬＫ）がバス４５〜４７で接続されている。バス４５
は８ビットの双方向バスである。
【０００３】次に、図５〜図７を参照しながら、上位装
置４１が下位装置４２1 を制御する動作例を説明する。
上位装置４１から下位装置４２1 に対するオーダは８バ
イト構成をとり、第１バイト目に下位装置４２1 の番号
を設定する。設定したオーダは送信イネーブル信号がロ
ーレベルの時に、送信クロック信号に同期して上位装置
４１から全下位装置４２1 〜４２n に分配される。上記
オーダを受信した下位装置４２1 〜４２ n は、第１バイ
ト目の下位装置番号をチェックし、下位装置番号が一致
した下位装置４２1 のみオーダを受付け、コマンドを解
析し処理する。処理後、受信イネーブル信号がローレベ
ルの時に、受信クロック信号に同期して上位装置４１に
レスポンスを返す。
置４１が下位装置４２1 を制御する動作例を説明する。
上位装置４１から下位装置４２1 に対するオーダは８バ
イト構成をとり、第１バイト目に下位装置４２1 の番号
を設定する。設定したオーダは送信イネーブル信号がロ
ーレベルの時に、送信クロック信号に同期して上位装置
４１から全下位装置４２1 〜４２n に分配される。上記
オーダを受信した下位装置４２1 〜４２ n は、第１バイ
ト目の下位装置番号をチェックし、下位装置番号が一致
した下位装置４２1 のみオーダを受付け、コマンドを解
析し処理する。処理後、受信イネーブル信号がローレベ
ルの時に、受信クロック信号に同期して上位装置４１に
レスポンスを返す。
【０００４】このように、上位装置が下位装置を制御す
る場合、下位装置にオーダを送信してから、下位装置か
らレスポンスを受信するまで、処理時間ｔがかかる。
る場合、下位装置にオーダを送信してから、下位装置か
らレスポンスを受信するまで、処理時間ｔがかかる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の情報処理方式では、上位装置が複数の下位装置を制
御する場合、１つの下位装置にオーダを送信してからレ
スポンスを受信するまで別の下位装置にオーダを送信す
ることができないという問題点があった。したがって、
ｎ個の下位装置を同時刻に制御しようとすると、ｎ倍の
処理時間が必要となってしまう。
来の情報処理方式では、上位装置が複数の下位装置を制
御する場合、１つの下位装置にオーダを送信してからレ
スポンスを受信するまで別の下位装置にオーダを送信す
ることができないという問題点があった。したがって、
ｎ個の下位装置を同時刻に制御しようとすると、ｎ倍の
処理時間が必要となってしまう。
【０００６】本発明は、以上述べた上位装置が複数の下
位装置を制御する場合、１つの下位装置にオーダを送信
してからレスポンスを受信するまで別の下位装置にオー
ダを送信できないという問題点を除去し、上位装置が同
時刻に複数の下位装置にオーダを送信し、複数の下位装
置からのレスポンスを受信できるようにした多重処理方
式を提供することを目的とする。
位装置を制御する場合、１つの下位装置にオーダを送信
してからレスポンスを受信するまで別の下位装置にオー
ダを送信できないという問題点を除去し、上位装置が同
時刻に複数の下位装置にオーダを送信し、複数の下位装
置からのレスポンスを受信できるようにした多重処理方
式を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記の問題点
を解決するために、上位装置とｎ個（ｎは２以上の整
数）の下位装置間をバスで接続し、情報処理を行う装置
において、上位装置に下位装置ｎ個分のオーダを周期Ｔ
内に時分割多重して下位装置に送信する手段と、ｎ個の
下位装置から周期Ｔ内に時分割多重されてきたｎ個分の
レスポンス信号を受信する手段とを設け、下位装置に上
位装置が時分割多重して送信したｎ個分のオーダより、
自装置に対応する多重位置のオーダを抽出する手段と、
自装置に対応する多重位置にレスポンスを送出する手段
とを設けたものである。
を解決するために、上位装置とｎ個（ｎは２以上の整
数）の下位装置間をバスで接続し、情報処理を行う装置
において、上位装置に下位装置ｎ個分のオーダを周期Ｔ
内に時分割多重して下位装置に送信する手段と、ｎ個の
下位装置から周期Ｔ内に時分割多重されてきたｎ個分の
レスポンス信号を受信する手段とを設け、下位装置に上
位装置が時分割多重して送信したｎ個分のオーダより、
自装置に対応する多重位置のオーダを抽出する手段と、
自装置に対応する多重位置にレスポンスを送出する手段
とを設けたものである。
【０００８】
【作用】本発明によれば、以上のように多重処理方式を
構成したので、上位装置は下位装置ｎ個分のオーダを周
期Ｔ内に時分割多重して下位装置に送信し、かつ、ｎ個
の下位装置が周期Ｔ内に時分割多重して送信したｎ個分
のレスポンス信号を受信する。また、下位装置は上位装
置が時分割多重して送信したｎ個分のオーダより自装置
に対応する多重位置のオーダを抽出し、かつ、自装置に
対応する多重位置にレスポンスを送出する。
構成したので、上位装置は下位装置ｎ個分のオーダを周
期Ｔ内に時分割多重して下位装置に送信し、かつ、ｎ個
の下位装置が周期Ｔ内に時分割多重して送信したｎ個分
のレスポンス信号を受信する。また、下位装置は上位装
置が時分割多重して送信したｎ個分のオーダより自装置
に対応する多重位置のオーダを抽出し、かつ、自装置に
対応する多重位置にレスポンスを送出する。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例に係る多
重処理方式の構成を示すブロック図、図２は本発明の実
施例における上位装置と複数の下位装置の動作タイミン
グチャート、図３は本発明の実施例におけるオーダとレ
スポンスの構成図、図４は本発明の実施例におけるオー
ダとレスポンスの送受信手順の説明図である。
ながら詳細に説明する。図１は本発明の実施例に係る多
重処理方式の構成を示すブロック図、図２は本発明の実
施例における上位装置と複数の下位装置の動作タイミン
グチャート、図３は本発明の実施例におけるオーダとレ
スポンスの構成図、図４は本発明の実施例におけるオー
ダとレスポンスの送受信手順の説明図である。
【００１０】図１に示すように、本実施例は上位装置１
とｎ個の下位装置２1 〜２n より構成されている。そし
て、上位装置１から下位装置２1 〜２n に対し、送信デ
ータ（ＳＤ７〜０）と送信クロック信号（ＳＣＬＫ）と
送信フレーム信号（ＳＦ）がバス３〜５でマルチに接続
されている。また、下位装置２1 〜２n から上位装置１
に対し、受信データ（ＲＤ７〜０）がバス６でマルチに
接続されている。バス３及び６は８ビットのバスであ
る。
とｎ個の下位装置２1 〜２n より構成されている。そし
て、上位装置１から下位装置２1 〜２n に対し、送信デ
ータ（ＳＤ７〜０）と送信クロック信号（ＳＣＬＫ）と
送信フレーム信号（ＳＦ）がバス３〜５でマルチに接続
されている。また、下位装置２1 〜２n から上位装置１
に対し、受信データ（ＲＤ７〜０）がバス６でマルチに
接続されている。バス３及び６は８ビットのバスであ
る。
【００１１】上位装置１はプロセッサ１１、送信メモリ
１２、受信メモリ１３、タイミング発生回路１４、バッ
ファ１５〜１８等より構成されている。一方、下位装置
２1〜２n はプロセッサ３１、受信レジスタ３２、送信
レジスタ３３、タイミング解析回路３４、トライステー
トゲート３５、バッファ３６〜３８等より構成されてい
る。
１２、受信メモリ１３、タイミング発生回路１４、バッ
ファ１５〜１８等より構成されている。一方、下位装置
２1〜２n はプロセッサ３１、受信レジスタ３２、送信
レジスタ３３、タイミング解析回路３４、トライステー
トゲート３５、バッファ３６〜３８等より構成されてい
る。
【００１２】送信メモリ１２はランダム書込み、シーケ
ンシャル読出しのメモリであり、８ビット×１２８ワー
ド（１〜１２８番地）で、下位装置２1 〜２n に送信す
るオーダを格納するものである。書込みはプロセッサ１
１からの指示により、ワード単位に行う。また、読出し
はタイミング発生回路１４からの送信フレーム信号と送
信クロック信号により同期をとり、図２に示すタイミン
グで出力され、下位装置２1 〜２n にオーダを分配す
る。
ンシャル読出しのメモリであり、８ビット×１２８ワー
ド（１〜１２８番地）で、下位装置２1 〜２n に送信す
るオーダを格納するものである。書込みはプロセッサ１
１からの指示により、ワード単位に行う。また、読出し
はタイミング発生回路１４からの送信フレーム信号と送
信クロック信号により同期をとり、図２に示すタイミン
グで出力され、下位装置２1 〜２n にオーダを分配す
る。
【００１３】受信メモリ１３はシーケンシャル書込み、
ランダム読出しのメモリであり、８ビット×１２８ワー
ドで、下位装置２1 〜２n からのレスポンスを格納する
ものである。書込みはタイミング発生回路１４からの送
信フレーム信号と送信クロック信号により同期をとり、
図２に示すタイミングで入力されるレスポンスデータを
所定のアドレスに書込む。読出しはプロセッサ１１から
の指示により行われる。
ランダム読出しのメモリであり、８ビット×１２８ワー
ドで、下位装置２1 〜２n からのレスポンスを格納する
ものである。書込みはタイミング発生回路１４からの送
信フレーム信号と送信クロック信号により同期をとり、
図２に示すタイミングで入力されるレスポンスデータを
所定のアドレスに書込む。読出しはプロセッサ１１から
の指示により行われる。
【００１４】下位装置２1 〜２n 内のタイミング解析回
路３４は送信フレーム信号と送信クロック信号を入力
し、自装置番号（ＮＣ）に対応する時分割多重されたオ
ーダとレスポンスの収容位置を割り出し、受信レジスタ
３２と送信レジスタ３３とトライステートゲート３５に
タイミング信号を送信する。受信レジスタ３２は上位装
置１により時分割多重されたオーダを受信し、タイミン
グ解析回路３４からの信号にもとづき自装置に対応する
オーダを格納する。また、プロセッサ３１からの指示に
より、オーダの内容を読み取る。
路３４は送信フレーム信号と送信クロック信号を入力
し、自装置番号（ＮＣ）に対応する時分割多重されたオ
ーダとレスポンスの収容位置を割り出し、受信レジスタ
３２と送信レジスタ３３とトライステートゲート３５に
タイミング信号を送信する。受信レジスタ３２は上位装
置１により時分割多重されたオーダを受信し、タイミン
グ解析回路３４からの信号にもとづき自装置に対応する
オーダを格納する。また、プロセッサ３１からの指示に
より、オーダの内容を読み取る。
【００１５】送信レジスタ３３はプロセッサ３１からの
指示により、レスポンスデータを格納する。また、タイ
ミング解析回路３４からの信号に基づき、格納したレス
ポンスデータを読出し、自装置に対応する多重位置にレ
スポンスを入れて上位装置１に送信する。図２は下位装
置１６個分のオーダとレスポンスを時分割多重したした
場合のタイミングチャートである。
指示により、レスポンスデータを格納する。また、タイ
ミング解析回路３４からの信号に基づき、格納したレス
ポンスデータを読出し、自装置に対応する多重位置にレ
スポンスを入れて上位装置１に送信する。図２は下位装
置１６個分のオーダとレスポンスを時分割多重したした
場合のタイミングチャートである。
【００１６】図２に示すように、本実施例では周期Ｔを
１２８個のタイムスロットに分割し、周期Ｔごとに順次
上位装置１から下位装置２1 〜２16にオーダを送信す
る。ここで、送信データ（ＳＤ７〜０）の１−１は下位
装置２1 に送信するオーダの１バイト目、１−２は２バ
イト目、１６−７は下位装置２16に送信するオーダの７
バイト目、１６−８は８バイト目を表す。同様に、周期
Ｔごとに順次下位装置２ 1 〜２16から上位装置１にレス
ポンスを送信する。受信データ（ＲＤ７〜０）の１−１
は下位装置２1 が送信するレスポンスの１バイト目、１
−２は２バイト目、１６−７は下位装置２16が送信する
レスポンスの７バイト目、１６−８は８バイト目を表
す。
１２８個のタイムスロットに分割し、周期Ｔごとに順次
上位装置１から下位装置２1 〜２16にオーダを送信す
る。ここで、送信データ（ＳＤ７〜０）の１−１は下位
装置２1 に送信するオーダの１バイト目、１−２は２バ
イト目、１６−７は下位装置２16に送信するオーダの７
バイト目、１６−８は８バイト目を表す。同様に、周期
Ｔごとに順次下位装置２ 1 〜２16から上位装置１にレス
ポンスを送信する。受信データ（ＲＤ７〜０）の１−１
は下位装置２1 が送信するレスポンスの１バイト目、１
−２は２バイト目、１６−７は下位装置２16が送信する
レスポンスの７バイト目、１６−８は８バイト目を表
す。
【００１７】図３（ａ）はオーダの内容を示し、図３
（ｂ）はレスポンスの内容を示す。オーダは８バイト構
成をとり、１バイト目のＳＤ７ビットにＳビットが収容
されている。また、レスポンスも８バイト構成をとり、
１バイト目のＲＤ７ビットにＲビットが収容されてい
る。ＳビットとＲビットは、上位装置１と下位装置間２
1 〜２n のオーダ送信とレスポンス受信のシーケンス手
順用に割り当て、その条件は図４に示すように、Ｓビッ
トがＬ（ローレベル）であるａ1 〜ａ2 の時間はオーダ
が確定状態であり、ＲビットがＬであるｂ1 〜ｂ2 の時
間はレスポンスが確定状態である。
（ｂ）はレスポンスの内容を示す。オーダは８バイト構
成をとり、１バイト目のＳＤ７ビットにＳビットが収容
されている。また、レスポンスも８バイト構成をとり、
１バイト目のＲＤ７ビットにＲビットが収容されてい
る。ＳビットとＲビットは、上位装置１と下位装置間２
1 〜２n のオーダ送信とレスポンス受信のシーケンス手
順用に割り当て、その条件は図４に示すように、Ｓビッ
トがＬ（ローレベル）であるａ1 〜ａ2 の時間はオーダ
が確定状態であり、ＲビットがＬであるｂ1 〜ｂ2 の時
間はレスポンスが確定状態である。
【００１８】次に、上位装置１が下位装置２1 〜２n を
制御する動作例を説明する。まず、上位装置１のプロセ
ッサ１１が送信メモリ１２のアドレス１から８（図示せ
ず）にオーダを書込み、最後にアドレス１のＳビットを
Ｌにする。以上で下位装置２1 にオーダが確定状態で送
信される。同様に下位装置２2 に対しても、送信メモリ
１２のアドレス９〜１６に上記のようにオーダを設定す
ることで、オーダが送信される。さらに、下位装置２3
〜２16に対しても、送信メモリ１２のアドレス１７〜１
２８に上記のように設定することで、オーダが送信され
る。
制御する動作例を説明する。まず、上位装置１のプロセ
ッサ１１が送信メモリ１２のアドレス１から８（図示せ
ず）にオーダを書込み、最後にアドレス１のＳビットを
Ｌにする。以上で下位装置２1 にオーダが確定状態で送
信される。同様に下位装置２2 に対しても、送信メモリ
１２のアドレス９〜１６に上記のようにオーダを設定す
ることで、オーダが送信される。さらに、下位装置２3
〜２16に対しても、送信メモリ１２のアドレス１７〜１
２８に上記のように設定することで、オーダが送信され
る。
【００１９】下位装置２1 は、自装置に対応するオーダ
８バイトを受信レジスタに書込み、ＳビットがＬに変化
したことを確認し、オーダの読取り処理を開始する。同
様に下位装置２2 〜２16も処理を開始する。処理を完了
した下位装置２1 〜２16は、送信レジスタ３３にレスポ
ンスを書込み、最後にＲビットをＬにする。上位装置１
のプロセッサ１１は受信メモリ１３を読出し、各下位装
置２1 〜２ 16からのＲビットをチェックし、Ｒビットが
Ｌに変化した下位装置からのレスポンスを読み取る。次
に、レスポンスを読み取った下位装置番号に対応する送
信メモリ１２のＳビットをＨ（ハイレベル）にする。次
に、対応する下位装置はＳビットがＨに変化したことを
確認後、ＲビットをＨに設定する。
８バイトを受信レジスタに書込み、ＳビットがＬに変化
したことを確認し、オーダの読取り処理を開始する。同
様に下位装置２2 〜２16も処理を開始する。処理を完了
した下位装置２1 〜２16は、送信レジスタ３３にレスポ
ンスを書込み、最後にＲビットをＬにする。上位装置１
のプロセッサ１１は受信メモリ１３を読出し、各下位装
置２1 〜２ 16からのＲビットをチェックし、Ｒビットが
Ｌに変化した下位装置からのレスポンスを読み取る。次
に、レスポンスを読み取った下位装置番号に対応する送
信メモリ１２のＳビットをＨ（ハイレベル）にする。次
に、対応する下位装置はＳビットがＨに変化したことを
確認後、ＲビットをＨに設定する。
【００２０】以上動作を説明したように、上位装置１は
複数の下位装置２1 〜２n に対しオーダを送信でき、複
数の下位装置２1 〜２n からレスポンスを受信すること
ができる。なお、本発明は上記実施例に限定されるもの
ではなく、本発明の趣旨に基づき種々の変形が可能であ
り、それらを本発明の範囲から排除するものではない。
複数の下位装置２1 〜２n に対しオーダを送信でき、複
数の下位装置２1 〜２n からレスポンスを受信すること
ができる。なお、本発明は上記実施例に限定されるもの
ではなく、本発明の趣旨に基づき種々の変形が可能であ
り、それらを本発明の範囲から排除するものではない。
【００２１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、上位装置はオーダを時分割多重して下位装置に
送信し、かつ、下位装置はレスポンスを時分割多重して
上位装置に返すようにしているので、上位装置は同時刻
に複数の下位装置にオーダを送信でき、かつ、複数の下
位装置からのレスポンスを受信できる。
よれば、上位装置はオーダを時分割多重して下位装置に
送信し、かつ、下位装置はレスポンスを時分割多重して
上位装置に返すようにしているので、上位装置は同時刻
に複数の下位装置にオーダを送信でき、かつ、複数の下
位装置からのレスポンスを受信できる。
【００２２】したがって、複数の下位装置に対し上位装
置の処理能力範囲で多重処理ができ、処理時間が大幅に
短縮できる効果がある。
置の処理能力範囲で多重処理ができ、処理時間が大幅に
短縮できる効果がある。
【図１】本発明の実施例に係る多重処理方式の構成を示
すブロック図である。
すブロック図である。
【図２】本発明の実施例における上位装置と複数の下位
装置の動作タイミングチャートである。
装置の動作タイミングチャートである。
【図３】本発明の実施例におけるオーダとレスポンスの
構成図である。
構成図である。
【図４】本発明の実施例におけるオーダとレスポンスの
送受信手順の説明図である。
送受信手順の説明図である。
【図５】従来の情報処理方式の構成を示すブロック図で
ある。
ある。
【図６】従来の情報処理装置における上位装置と複数の
下位装置の動作タイミングチャートである。
下位装置の動作タイミングチャートである。
【図７】従来の情報処理方式におけるオーダの構成図で
ある。
ある。
１ 上位装置 ２1 〜２n 下位装置 ３〜６ バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮城 盛照 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (1)
- 【請求項１】 上位装置とｎ個（ｎは２以上の整数）の
下位装置間をバスで接続し、情報処理を行う装置におい
て、 （ａ）前記上位装置に、前記下位装置ｎ個分のオーダを
周期Ｔ内に時分割多重して前記下位装置に送信する手段
と、前記ｎ個の下位装置から周期Ｔ内に時分割多重され
てきたｎ個分のレスポンス信号を受信する手段とを設
け、 （ｂ）前記下位装置に、前記上位装置が時分割多重して
送信したｎ個分のオーダより自装置に対応する多重位置
のオーダを抽出する手段と、自装置に対応する多重位置
にレスポンスを送出する手段とを設けたことを特徴とす
る多重処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023627A JPH05227173A (ja) | 1992-02-10 | 1992-02-10 | 多重処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023627A JPH05227173A (ja) | 1992-02-10 | 1992-02-10 | 多重処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05227173A true JPH05227173A (ja) | 1993-09-03 |
Family
ID=12115833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4023627A Withdrawn JPH05227173A (ja) | 1992-02-10 | 1992-02-10 | 多重処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05227173A (ja) |
-
1992
- 1992-02-10 JP JP4023627A patent/JPH05227173A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |