JPH01307329A - 受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ａ業上の利用分野］ この発明は、１木の伝送路を使フて、種類の異なる情報
を固定の長さに区切って多重通信する場合の受信回路に
関するものである。

［従来の技術］ 従来、この種の多重通信における伝送路上の信号フォー
マットを示すものとして第３図（ａ）　　に示すものが
ある。すなわち、信号フォーマットとしては、種類の異
なる情報が分割されて通信されるデータエリアとデータ
エリアの中味の種類を示すヘッダエリアとによって構成
され、第２図に示す従来の受信回路に入力される。

受信回路を示す第２図において、（２０）は受信クロッ
ク（１２）により、受信シリアル信号（１１）を８ビツ
トのパラレル信号に変換するシリアルパラレル変換回路
、（２１）は８ビツトのパラレル信号とヘッダタイミン
グ信号（１４）によりヘッダエリアの信号をデコードし
、続くデータエリアの信号をどの受信バッファに格納す
るかを判断するデコード回路、（２２）〜（２５）は上
記シリアルパラレル変換回路（２０）と同様に受信クロ
ック（１２）により受信シリアル信号（１１）をパラレ
ル信号に変換するシリアルパラレル変換回路、（２６）
〜（２９）は受信バッファ（６）〜（９）にデータエリ
アの受信パラレル信号を書き込む書き込み制御回路であ
り、シリアルパラレル変換回路（２２）〜（２５）から
出力されるパラレル信号と受信クロック（１２）とデコ
ード回路（２１）から通知されるヘッダ受信信号とに接
続されている。

次に動作について説明する。

シリアルパラレル変換回路（２０）は受信クロック（１
２）により受信シリアル信号（１１）を８ビツトのパラ
レル信号に変換し、デコード回路（２１）は該８ビツト
のパラレル信号とヘッダタイミング信号（１５）により
ヘッダエリアの信号が何であるかを判断し、例えばヘッ
ダがＸ’ＯＡ’であれば、ヘッダＡ受信信号（３０）が
有効とする。また、シリアルパラレル変換回路（２２）
〜（２５）はシリアルパラレル変換回路（２０）と同様
に、８ビツトのパラレル信号を生成する。

しかして、書き込み制御回路（２６）〜（２９）は、自
己のヘッダ受信信号が有効になると、受信クロックをカ
ウントし、８ビツト毎にシリアルパラレル変換回路（２
２）〜（２５）の受信パラレル信号を受信バッファ　（
６）〜（９）にそれぞれ書き込むと共に、受信クロック
をカウントし、データエリアだけの受信パラレル信号を
受信バッファ　（６）〜（９）にそれぞれ書き込むよう
に制御する。上記動作の繰り返しにより、固定の長さに
区切られたデータを所定の受信バッファに格納していく
ことができる。

［発明が解決しようとする課題］ 従来の受信回路は以上のように構成されているので、伝
送路に多重化する情報の種類の数に比例したシリアルパ
ラレル変換回路と書き込み制御回路が必要になるという
問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、多重化する情報の１ｆ＃！類の数に回路の
規模が左右されない受信回路を得ることを目的とする。

［課題を解決するための手段］　　　　′この発明に係
る受信回路は、受信クロック信号と受信シリアル信号に
より受信シリアル信号を所定ビットのパラレル信号に変
換するシリアルパラレル変換回路と、所定ビット毎に受
信パラレル信号を取り込むフリップフロップ回路と、入
力されるタイムミング信号とフレーム信号及びパラレル
４３号に基づいてシステムバスラインを制御してメモリ
回路のヘッダエリアとデータエリアに所定の受信パラレ
ル信号を書き込むと共に、書き込み後割り込み信号を発
する書き込み制御回路と、上記割り込み信号に基づいて
メモリ回路のヘッダエリア情報を調べ該ヘッダエリア情
報に応じた受信バッファに種類の異なる情報が多重化さ
れている受信パラレル信号を分離して格納するマイクロ
プロセッサ回路とを備えたものである。

［作用］ この発明においては、メモリ回路の所定番地に受信並列
信号と共にヘッダエリアの情報が書き込まれ、マイクロ
プロセッサ回路により該受信信号のヘッダを調べ該ヘッ
ダに対応した各受信バッファにデータエリアの受信信号
をそれぞれ格納する。

［実施例コ 以下、この発明の一実施例を第１図に基いて説明する。

第１図において、（１）は受信クロック（１２）により
受信シリアル信号（１１）を８ビツトのパラレル信号に
変換するシリアルパラレル変換回路、（２）は８ビット
タイミング信号（３）によりパラレル信号を一旦取り込
む８ビツトのフリップフロップ回路、（３）は８ビット
タイミング信号（１３）と８ビットパラレル信号とによ
りシステムバスライン（１５）を使ってメモリ回路（５
）にヘッダエリア、データエリア信号を書き込む書ぎ込
み制御回路、（４）はシステムバスライン（１５）を介
してメモリ回路（５）、受信バッファ回路　（６）〜（
９）、プログラム格納メモリ回路（ｌＯ）、書き込み制
御回路（３）に接続されているマイクロプロセッサ回路
である。なお、８ビットタイミング信号（１３）、フレ
ーム数信号（１４）は受信回路とは別の図示しない同期
化回路により作られ、この受信回路に第３図（ｂ）、（
Ｃ）のタイミングで供給される。

次に、上記構成に係る動作について説明する。

まず、シリアルパラレル変換回路（１）は受信クロック
（１２）により受信シリアル信号（１１）をシフトし続
け、８ビツトＤフリツプフロツプ（２）は８ビットタイ
ミング信号（１３）により並列化した受信信号を一旦取
り込む。しかして、書ぎ込み制御回路（３）は８ビツト
Ｄフリツプフロツプ（８）に並列化された受信信号がセ
ットされる毎にシステムバスライン（１５）を使ってメ
モリ回路（５）に並列化された受信信号を書き込んでい
く。そして、フレーム数信号（１４）の立ち上がり、立
ち下がりタイミングで、メモリ回路（５）に書き込むア
ドレスをカウントするアドレスカウンタをリセットし、
８ビツトタイミング毎に１づつ加えることによってメモ
リ回路（５）の所定番地に受信並列信号を続けて書き込
めることになる。よって、ヘッダエリアの情報が書き込
まれるメモリ回路（５）の番地が一義的に決まるので、
マイクロプロセッサ回路（４）はメモリ回路（５）のヘ
ッダエリアの情報が書き込まれている番地の内容を調べ
ることによりそのヘッダエリア以降のデータエリアの情
報をどの受信バッファに格納するばよいかが分かり、メ
モリ回路（５）に格納されたデータエリアの受信並列信
号を、受信バッファ　（５）〜（９）に８勅させること
ができる。書き込み制御回路（３）はヘッダエリアとデ
ータエリアの並列受信信号をメモリ回路（５）に書き込
むと、マイクロプロセッサ回路（４）に割り込みをかけ
るので、いつメモリ回路（５）のヘッダエリア情報を調
べればよいかが分かる。以上の動作を繰り返すことによ
り、１木の伝送路に多重化された異なる種類の情報を分
離して、それぞれ対応する受信バッファ　（６）〜（９
）に格納することができる。

［発明の効果コ 以上のように、この発明によれば、メモリ回路の所定番
地に受信並列信号と共にヘッダエリアの情報が書ぎ込ま
れ、マイクロプロセッサ回路により該受信信号のヘッダ
を調べ該ヘッダに対応した各受信バッファにデータエリ
アの受信信号をそれぞれ格納するので、多重化する情報
の種類の数に回路の規模が左右されなく装置が安価にで
き、また精度の高いものが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の受信回路を示すブロック図、第２図
は従来の受信回路を示すブロック図、第３図　（ａ）、
（ｂ）、（Ｃ）は伝送路上のフォーマットとタイミング
信号及びフレーム数信号波形を示す説明図である。 （１）・・・シリアルパラレル変換回路、（２）・・・
フリップフロップ回路、（３）・・・書き込み制御回路
、（４）・・・マイクロプロセッサ回路、（５）・・・
メモリ回路。 尚、図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　受信クロック信号と受信シリアル信号により受信シリ
   アル信号を所定ビットのパラレル信号に変換するシリア
   ルパラレル変換回路と、所定ビット毎に受信パラレル信
   号を取り込むフリップフロップ回路と、入力されるタイ
   ムミング信号とフレーム信号及びパラレル信号に基づい
   てシステムバスラインを制御してメモリ回路のヘッダエ
   リアとデータエリアに所定の受信パラレル信号を書き込
   むと共に、書き込み後割り込み信号を発する書き込み制
   御回路と、上記割り込み信号に基づいてメモリ回路のヘ
   ッダエリア情報を調べ該ヘッダエリア情報に応じた受信
   バッファに種類の異なる情報が多重化されている受信パ
   ラレル信号を分離して格納するマイクロプロセッサ回路
   とを備えたことを特徴とする受信回路。