JPH05334232A - Ｄｍａ転送制御装置 - Google Patents
Ｄｍａ転送制御装置Info
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- JPH05334232A JPH05334232A JP13645592A JP13645592A JPH05334232A JP H05334232 A JPH05334232 A JP H05334232A JP 13645592 A JP13645592 A JP 13645592A JP 13645592 A JP13645592 A JP 13645592A JP H05334232 A JPH05334232 A JP H05334232A
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Abstract
(57)【要約】 （修正有）
【目的】 ＤＭＡ転送制御装置の複数チャネル並列デー
タ転送時における転送効率を改善する。 【構成】 ＤＭＡ転送要求１０９を入力して、Ｉ／Ｏ装
置に対するＤＭＡ転送応答１１０と、メモリに対する制
御信号１０１を出力して転送制御を行い、ライト信号１
０８およびカウント制御信号１０３を出力するデータ転
送制御部１と、アクセス要求信号１０６を受けて、アク
セス信号１０７として出力する１ビット・レジスタ５
と、予めデータ転送開始アドレスが設定され、信号１０
３を受けて信号１０２として出力するアドレスカウンタ
２と、予め総転送データ数が設定され、信号１０３を受
けてカウントを開始し、その終了時に、信号１０４を出
力するサイズカウンタ３と、予め１回のＤＭＡ転送要求
に対して１ビット・レジスタ５より信号１０７が出力さ
れる場合に、信号１０３を受けてカウントを開始し、当
該カウントの終了時に、信号１０５を出力する連続アク
セスカウンタ４で構成される。
タ転送時における転送効率を改善する。 【構成】 ＤＭＡ転送要求１０９を入力して、Ｉ／Ｏ装
置に対するＤＭＡ転送応答１１０と、メモリに対する制
御信号１０１を出力して転送制御を行い、ライト信号１
０８およびカウント制御信号１０３を出力するデータ転
送制御部１と、アクセス要求信号１０６を受けて、アク
セス信号１０７として出力する１ビット・レジスタ５
と、予めデータ転送開始アドレスが設定され、信号１０
３を受けて信号１０２として出力するアドレスカウンタ
２と、予め総転送データ数が設定され、信号１０３を受
けてカウントを開始し、その終了時に、信号１０４を出
力するサイズカウンタ３と、予め１回のＤＭＡ転送要求
に対して１ビット・レジスタ５より信号１０７が出力さ
れる場合に、信号１０３を受けてカウントを開始し、当
該カウントの終了時に、信号１０５を出力する連続アク
セスカウンタ４で構成される。
Description
【０００１】
【産業上の利用分野】本発明はＤＭＡ転送制御装置に関
し、特に同一のチャネルにおける連続した転送動作に対
応するＤＭＡ転送制御装置に関する。
し、特に同一のチャネルにおける連続した転送動作に対
応するＤＭＡ転送制御装置に関する。
【０００２】
【従来の技術】従来、マイクロコンピュータの分野にお
いては、メモリ−メモリ間、あるいはＩ／Ｏ装置−メモ
リ間のデータ転送を行うために、ＤＭＡコントローラが
設けられている。このＤＭＡコントローラには、複数の
チャネルが用意されており、それぞれのチャネルに対し
てそれぞれＩ／Ｏ装置が割当てられている。そして、そ
れぞれのＩ／Ｏ装置から出力されるＤＭＡ転送要求は各
チャネルごとに受取られて、予めチャネルごとに設定さ
れているアドレスと転送サイズに従って、データ転送が
行われている。この場合に、ＤＭＡコントローラより、
複数のＤＭＡ要求が同時に出力される場合には、どのチ
ャネルの転送要求から受付けるかの選択は、所定の優先
順位に従って行われ、最も優先順位の高いチャネルに入
力されたＤＭＡ転送要求のデータ転送から実行に移され
る。この優先順位の設定の仕方としては、一度受付けら
れたチャネルの優先順位は、次のＤＭＡ転送要求の選択
においては、最下位とするようにして優先順位を巡回さ
せる巡回型制御方式があり、この方式の場合において
は、各チャネルとも、略同程度にＤＭＡ転送要求が受付
られる。
いては、メモリ−メモリ間、あるいはＩ／Ｏ装置−メモ
リ間のデータ転送を行うために、ＤＭＡコントローラが
設けられている。このＤＭＡコントローラには、複数の
チャネルが用意されており、それぞれのチャネルに対し
てそれぞれＩ／Ｏ装置が割当てられている。そして、そ
れぞれのＩ／Ｏ装置から出力されるＤＭＡ転送要求は各
チャネルごとに受取られて、予めチャネルごとに設定さ
れているアドレスと転送サイズに従って、データ転送が
行われている。この場合に、ＤＭＡコントローラより、
複数のＤＭＡ要求が同時に出力される場合には、どのチ
ャネルの転送要求から受付けるかの選択は、所定の優先
順位に従って行われ、最も優先順位の高いチャネルに入
力されたＤＭＡ転送要求のデータ転送から実行に移され
る。この優先順位の設定の仕方としては、一度受付けら
れたチャネルの優先順位は、次のＤＭＡ転送要求の選択
においては、最下位とするようにして優先順位を巡回さ
せる巡回型制御方式があり、この方式の場合において
は、各チャネルとも、略同程度にＤＭＡ転送要求が受付
られる。
【０００３】また、ＤＭＡ転送要求の受付け方として
は、下記の３つのモードが行われている。その１つは、
１回のＤＭＡ転送要求の受付けに対して１回のデータ転
送を行い、その後また優先順位制御により、各チャネル
の転送要求を受付けるシングル転送モードである。２番
目は、１回のＤＭＡ転送要求に対して、受付けられたチ
ャネルの転送要求が出力され続けている間においては、
継続してデータ転送を行うデマンド転送モードである。
このモードにおいては、受付けられたチャネルのＤＭＡ
転送要求が終了した時点において、次のＤＭＡ転送の受
付けが行われる。そして３番目は、１回のＤＭＡ転送要
求に対して、受付けられたチャネルに設定されているデ
ータ転送数のデータ転送を全て実行し、当該チャネルの
データ転送を終了させるブロック転送モードである。
は、下記の３つのモードが行われている。その１つは、
１回のＤＭＡ転送要求の受付けに対して１回のデータ転
送を行い、その後また優先順位制御により、各チャネル
の転送要求を受付けるシングル転送モードである。２番
目は、１回のＤＭＡ転送要求に対して、受付けられたチ
ャネルの転送要求が出力され続けている間においては、
継続してデータ転送を行うデマンド転送モードである。
このモードにおいては、受付けられたチャネルのＤＭＡ
転送要求が終了した時点において、次のＤＭＡ転送の受
付けが行われる。そして３番目は、１回のＤＭＡ転送要
求に対して、受付けられたチャネルに設定されているデ
ータ転送数のデータ転送を全て実行し、当該チャネルの
データ転送を終了させるブロック転送モードである。
【０００４】
【発明が解決しようとする課題】上述した従来のＤＭＡ
転送制御装置においては、以下に記述する欠点がある。
転送制御装置においては、以下に記述する欠点がある。
【０００５】ＤＭＡ転送制御装置に接続されるメモリ
が、ダイナミックＲＡＭ素子（以下、ＤＲＡＭと云う）
により構成されている場合には、通常、メモリのアクセ
スは、アドレスの指定をロー・アドレスとカラム・アド
レスの２回に分けて行われる。しかし、アクセスする領
域のロー・アドレスが同じ場合で、且つ連続してアクセ
スする場合においては、最初にロー・アドレスを指定
し、以後カラム・アドレスのみをアクセスごとに指定す
る高速アクセスモードが用意されている。このアクセス
モードにおいては、通常のアクセスに対して約１／３の
時間でメモリアクセスを行うことができる。ＤＭＡコン
トローラによるデータ転送においては、連続したアドレ
スの領域に対して、メモリとＩ／Ｏ間においてデータ転
送が行われるために、ＤＲＡＭにより構成されたメモリ
の場合においては、上述の高速アクセスモードを使用す
ることが可能である。しかし、メモリがＤＲＡＭにより
構成されたメモリにおいては、上記の高速アクセスモー
ドを使用してＤＭＡ転送を行うためには、上述したよう
に、同一のロー・アドレス領域内のメモリ領域に対し
て、連続的にアクセスを行う必要がある。
が、ダイナミックＲＡＭ素子（以下、ＤＲＡＭと云う）
により構成されている場合には、通常、メモリのアクセ
スは、アドレスの指定をロー・アドレスとカラム・アド
レスの２回に分けて行われる。しかし、アクセスする領
域のロー・アドレスが同じ場合で、且つ連続してアクセ
スする場合においては、最初にロー・アドレスを指定
し、以後カラム・アドレスのみをアクセスごとに指定す
る高速アクセスモードが用意されている。このアクセス
モードにおいては、通常のアクセスに対して約１／３の
時間でメモリアクセスを行うことができる。ＤＭＡコン
トローラによるデータ転送においては、連続したアドレ
スの領域に対して、メモリとＩ／Ｏ間においてデータ転
送が行われるために、ＤＲＡＭにより構成されたメモリ
の場合においては、上述の高速アクセスモードを使用す
ることが可能である。しかし、メモリがＤＲＡＭにより
構成されたメモリにおいては、上記の高速アクセスモー
ドを使用してＤＭＡ転送を行うためには、上述したよう
に、同一のロー・アドレス領域内のメモリ領域に対し
て、連続的にアクセスを行う必要がある。
【０００６】しかしながら、従来のＤＭＡ転送制御装置
においては、複数のチャネルを並列に動作させた場合に
は、優先順位制御上、次々に別のチャネルを選択する状
態となり、アクセスは連続して行われても、メモリ領域
においては連続性が失われてしまうという問題がある。
このために、ＤＲＡＭの持つ高速アクセスモードを有効
利用してのデータ転送を実行することができないとい欠
点がある。特に、このことは、上述のシングル転送モー
ドにおいて、顕著に現われる。
においては、複数のチャネルを並列に動作させた場合に
は、優先順位制御上、次々に別のチャネルを選択する状
態となり、アクセスは連続して行われても、メモリ領域
においては連続性が失われてしまうという問題がある。
このために、ＤＲＡＭの持つ高速アクセスモードを有効
利用してのデータ転送を実行することができないとい欠
点がある。特に、このことは、上述のシングル転送モー
ドにおいて、顕著に現われる。
【０００７】また、プロック転送モードにおいては、確
かにデータ転送が連続して行われ、アドレスも連続性を
保持することができるが、複数のチャネルを並行して動
作させる点において偏りが大きく、或るチャネルで長時
間データ転送が行われると、他のチャネルのデータ転送
動作が停止され、一定の速度でのデータ転送を必要とす
るＩ／Ｏ装置においては誤動作を招き易い。即ち、複数
チャネルの並列動作の意味が無くなるという問題があ
る。
かにデータ転送が連続して行われ、アドレスも連続性を
保持することができるが、複数のチャネルを並行して動
作させる点において偏りが大きく、或るチャネルで長時
間データ転送が行われると、他のチャネルのデータ転送
動作が停止され、一定の速度でのデータ転送を必要とす
るＩ／Ｏ装置においては誤動作を招き易い。即ち、複数
チャネルの並列動作の意味が無くなるという問題があ
る。
【０００８】次に、デマンド転送モードにおいては、Ｉ
／Ｏ装置間において１度に転送されるデータ数が多い場
合には、メモリアクセスの連続性およびアドレスの連続
性等が保持され、ＤＲＡＭにおける高速アクセスモード
でのデータ転送が行い易くなるが、複数チャネルにおけ
る並列動作においては、各チャネルのデータ転送を均一
にし、或は各チャネルの要求する転送レートに適合する
データ転送が行えるか否かについては、接続されるＩ／
Ｏ装置の大きく依存する状態となり、その組合わせが困
難であるという欠点がある。
／Ｏ装置間において１度に転送されるデータ数が多い場
合には、メモリアクセスの連続性およびアドレスの連続
性等が保持され、ＤＲＡＭにおける高速アクセスモード
でのデータ転送が行い易くなるが、複数チャネルにおけ
る並列動作においては、各チャネルのデータ転送を均一
にし、或は各チャネルの要求する転送レートに適合する
データ転送が行えるか否かについては、接続されるＩ／
Ｏ装置の大きく依存する状態となり、その組合わせが困
難であるという欠点がある。
【０００９】以上を要約して、従来のＤＭＡ転送制御装
置を使用し、ＤＲＡＭにより構成されるメモリに対し
て、複数のチャネルを並列に動作させてＤＭＡ転送を行
う場合には、ＤＲＡＭ特有の高速アクセスモードを殆ど
活用することができないという欠点がある。
置を使用し、ＤＲＡＭにより構成されるメモリに対し
て、複数のチャネルを並列に動作させてＤＭＡ転送を行
う場合には、ＤＲＡＭ特有の高速アクセスモードを殆ど
活用することができないという欠点がある。
【００１０】
【課題を解決するための手段】第１の発明のＤＭＡ転送
制御装置は、所定のデータ転送送信側より入力されるＤ
ＭＡ転送要求信号を受けて、前記データ転送送信側と所
定のデータ転送受信側との間のデータ転送を行うＤＭＡ
転送制御装置において、前記ＤＭＡ転送要求信号を入力
して、前記データ転送送信側に対するＤＭＡ転送応答信
号と、前記データ転送受信側に対するリード／ライト制
御信号を出力してＤＭＡ転送制御を行うとともに、所定
のライト信号およびカウント制御信号を出力するデータ
転送制御部と、前記データ転送送信側より入力される連
続アクセス要求信号を受けて、前記データ転送制御部よ
り入力されるライト信号を介して、当該連続アクセス要
求信号の状態を保持し、連続アクセス信号として出力す
る１ビット・レジスタと、予めデータ転送開始アドレス
が設定されており、前記カウント制御信号を受けてカウ
ントを開始し、前記データ転送受信側に対するアドレス
信号として出力するアドレスカウンタと、予め総転送デ
ータ数が設定されており、前記カウント制御信号を受け
てカウントをを開始し、当該カウントの終了時に、前記
データ転送制御部に対してカウント終了信号を出力する
サイズカウンタと、予め１回のＤＭＡ転送要求に対して
行われる連続アクセス回数が設定されており、前記１ビ
ット・レジスタより連続アクセス信号が出力される場合
に、前記カウント制御信号を受けてカウントを開始し、
当該カウントの終了時に、前記データ転送制御部に対し
てカウント終了信号を出力する連続アクセスカウンタ
と、を少なくとも備えて構成される。
制御装置は、所定のデータ転送送信側より入力されるＤ
ＭＡ転送要求信号を受けて、前記データ転送送信側と所
定のデータ転送受信側との間のデータ転送を行うＤＭＡ
転送制御装置において、前記ＤＭＡ転送要求信号を入力
して、前記データ転送送信側に対するＤＭＡ転送応答信
号と、前記データ転送受信側に対するリード／ライト制
御信号を出力してＤＭＡ転送制御を行うとともに、所定
のライト信号およびカウント制御信号を出力するデータ
転送制御部と、前記データ転送送信側より入力される連
続アクセス要求信号を受けて、前記データ転送制御部よ
り入力されるライト信号を介して、当該連続アクセス要
求信号の状態を保持し、連続アクセス信号として出力す
る１ビット・レジスタと、予めデータ転送開始アドレス
が設定されており、前記カウント制御信号を受けてカウ
ントを開始し、前記データ転送受信側に対するアドレス
信号として出力するアドレスカウンタと、予め総転送デ
ータ数が設定されており、前記カウント制御信号を受け
てカウントをを開始し、当該カウントの終了時に、前記
データ転送制御部に対してカウント終了信号を出力する
サイズカウンタと、予め１回のＤＭＡ転送要求に対して
行われる連続アクセス回数が設定されており、前記１ビ
ット・レジスタより連続アクセス信号が出力される場合
に、前記カウント制御信号を受けてカウントを開始し、
当該カウントの終了時に、前記データ転送制御部に対し
てカウント終了信号を出力する連続アクセスカウンタ
と、を少なくとも備えて構成される。
【００１１】また、第２の発明のＤＭＡ転送制御装置
は、所定のデータ転送送信側より入力されるＤＭＡ転送
要求信号を受けて、前記データ転送送信側と所定のデー
タ転送受信側との間のデータ転送を行うＤＭＡ転送制御
装置において、前記ＤＭＡ転送要求信号を入力して、前
記データ転送送信側に対するＤＭＡ転送応答信号と、前
記データ転送受信側に対するリード／ライト制御信号を
出力してＤＭＡ転送制御を行うとともに、所定のレジス
タ選択実施信号およびカウント制御信号を出力するデー
タ転送制御部と、前記データ転送送信側より入力される
連続アクセス数選択信号を受けて、前記データ転送制御
部より入力されるレジスタ選択実施信号を介して、当該
連続アクセス数選択信号により指定されるレジスタが選
択され、当該レジスタの値を連続アクセス信号として出
力するレジスタ群と、予めデータ転送開始アドレスが設
定されており、前記カウント制御信号を受けてカウント
を開始し、前記データ転送受信側に対するアドレス信号
として出力するアドレスカウンタと、予め総転送データ
数が設定されており、前記カウント制御信号を受けてカ
ウントを開始し、当該カウントの終了時に、前記データ
転送制御部に対してカウント終了信号を出力するサイズ
カウンタと、予め１回のＤＭＡ転送要求に対して行われ
る連続アクセス回数が設定されており、前記１ビット・
レジスタより連続アクセス信号が出力される場合に、前
記カウント制御信号を受けてカウントを開始し、当該カ
ウントの終了時に、前記データ転送制御部に対してカウ
ント終了信号を出力する連続アクセスカウンタと、を少
なくとも備えて構成される。
は、所定のデータ転送送信側より入力されるＤＭＡ転送
要求信号を受けて、前記データ転送送信側と所定のデー
タ転送受信側との間のデータ転送を行うＤＭＡ転送制御
装置において、前記ＤＭＡ転送要求信号を入力して、前
記データ転送送信側に対するＤＭＡ転送応答信号と、前
記データ転送受信側に対するリード／ライト制御信号を
出力してＤＭＡ転送制御を行うとともに、所定のレジス
タ選択実施信号およびカウント制御信号を出力するデー
タ転送制御部と、前記データ転送送信側より入力される
連続アクセス数選択信号を受けて、前記データ転送制御
部より入力されるレジスタ選択実施信号を介して、当該
連続アクセス数選択信号により指定されるレジスタが選
択され、当該レジスタの値を連続アクセス信号として出
力するレジスタ群と、予めデータ転送開始アドレスが設
定されており、前記カウント制御信号を受けてカウント
を開始し、前記データ転送受信側に対するアドレス信号
として出力するアドレスカウンタと、予め総転送データ
数が設定されており、前記カウント制御信号を受けてカ
ウントを開始し、当該カウントの終了時に、前記データ
転送制御部に対してカウント終了信号を出力するサイズ
カウンタと、予め１回のＤＭＡ転送要求に対して行われ
る連続アクセス回数が設定されており、前記１ビット・
レジスタより連続アクセス信号が出力される場合に、前
記カウント制御信号を受けてカウントを開始し、当該カ
ウントの終了時に、前記データ転送制御部に対してカウ
ント終了信号を出力する連続アクセスカウンタと、を少
なくとも備えて構成される。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、デー
タ転送制御部１と、アドレスカウンタ２と、サイズカウ
ンタ３と、連続アクセスカウンタ４と、１ビット・レジ
スタ５と、ＡＮＤ回路６とを備えて構成される。
ク図である。図１に示されるように、本実施例は、デー
タ転送制御部１と、アドレスカウンタ２と、サイズカウ
ンタ３と、連続アクセスカウンタ４と、１ビット・レジ
スタ５と、ＡＮＤ回路６とを備えて構成される。
【００１４】図１において、本実施例においては、外部
に設けられているＩ／Ｏ装置（図示されない）から、同
じく外部に設けられているメモリ（図示されない）に対
してデータ転送が行われるものとして説明する。ＤＭＡ
転送動作に先立って、アドレスカウンタ２には転送開始
アドレスが設定される。また、サイズカウンタ３に対し
ては、総転送データ数が設定される。そして、連続アク
セスカウンタ４には、１回のＤＭＡ転送要求に対して行
われる連続アクセス回数が設定される。例えば、Ｉ／Ｏ
装置側に１６回分の連続アクセスに必要なデータバッフ
ァが用意されている場合には、連続アクセスカウンタ４
には１６以下の数が設定されることになる。
に設けられているＩ／Ｏ装置（図示されない）から、同
じく外部に設けられているメモリ（図示されない）に対
してデータ転送が行われるものとして説明する。ＤＭＡ
転送動作に先立って、アドレスカウンタ２には転送開始
アドレスが設定される。また、サイズカウンタ３に対し
ては、総転送データ数が設定される。そして、連続アク
セスカウンタ４には、１回のＤＭＡ転送要求に対して行
われる連続アクセス回数が設定される。例えば、Ｉ／Ｏ
装置側に１６回分の連続アクセスに必要なデータバッフ
ァが用意されている場合には、連続アクセスカウンタ４
には１６以下の数が設定されることになる。
【００１５】外部のＩ／Ｏ装置からは、１回の連続アク
セスに必要なデータが蓄積された時点において、ＤＭＡ
転送要求信号１０９および連続アクセス要求信号１０６
が出力されて、それぞれデータ転送制御部１と、１ビッ
ト・レジスタ５とに入力される。データ転送制御部１に
おいては、Ｉ／Ｏ装置より送られてくるＤＭＡ転送要求
信号１０９を受けて、ＤＭＡ転送応答信号１１０を出力
して返送するとともに、連続アクセス要求信号１０６の
状態を保持するために、１ビット・レジスタ５に対して
ライト信号１０８を出力する。この１ビット・レジスタ
５に保持された信号は、連続アクセス信号１０７として
１ビット・レジスタ５より出力され、データ転送制御部
１およびＡＮＤ回路６を経由して連続アクセスカウンタ
４に入力される。そして、データ転送制御部１からは、
前述のように、ＤＭＡ転送要求信号１０９を受けて、Ｄ
ＭＡ転送応答信号１１０が返送されるとともに、リード
／ライト制御信号１０１が生成されて前記Ｉ／Ｏ装置に
出力され、データ転送が開始される。また１ビット・レ
ジスタ５より、データ転送制御部１に対して連続アクセ
ス信号１０７が入力されない場合には、１回のデータ転
送制御が行われ、その後データ転送制御部１よりカウン
ト制御信号１０３が出力されて、アドレスカウンタ２、
サイズカウンタ３および連続アクセスカウンタ４に対し
それぞれ入力される。この場合、連続アドレスカウンタ
４に対しては、前述の連続アクセス信号１０７とこのカ
ウント制御信号１０３のＡＮＤ回路６による論理積の形
で入力される。このカウント制御信号１０３を介して、
アドレスカウンタ２およびサイズカンウンタ３における
アドレスの更新およびサイズカウント等が行われる。連
続アドレスカウンタ４においては、連続アクセス信号１
０７が出力されていない場合のカウント制御信号１０３
は、ＡＮＤ回路６によるゲート作用を介して無視され
る。ここにおいて、サイズカウンタ３からカウント終了
信号１０４が出力されて、データ転送制御部１に入力さ
れた場合には、データ転送動作は終了したものとして、
以後のＤＭＡ転送要求には応答が行われることはない。
しかし、サイズカウンタ３からカウント終了信号１０４
が出力されない場合には、次のＤＭＡ転送要求信号１０
９の入力を待機する状態となる。
セスに必要なデータが蓄積された時点において、ＤＭＡ
転送要求信号１０９および連続アクセス要求信号１０６
が出力されて、それぞれデータ転送制御部１と、１ビッ
ト・レジスタ５とに入力される。データ転送制御部１に
おいては、Ｉ／Ｏ装置より送られてくるＤＭＡ転送要求
信号１０９を受けて、ＤＭＡ転送応答信号１１０を出力
して返送するとともに、連続アクセス要求信号１０６の
状態を保持するために、１ビット・レジスタ５に対して
ライト信号１０８を出力する。この１ビット・レジスタ
５に保持された信号は、連続アクセス信号１０７として
１ビット・レジスタ５より出力され、データ転送制御部
１およびＡＮＤ回路６を経由して連続アクセスカウンタ
４に入力される。そして、データ転送制御部１からは、
前述のように、ＤＭＡ転送要求信号１０９を受けて、Ｄ
ＭＡ転送応答信号１１０が返送されるとともに、リード
／ライト制御信号１０１が生成されて前記Ｉ／Ｏ装置に
出力され、データ転送が開始される。また１ビット・レ
ジスタ５より、データ転送制御部１に対して連続アクセ
ス信号１０７が入力されない場合には、１回のデータ転
送制御が行われ、その後データ転送制御部１よりカウン
ト制御信号１０３が出力されて、アドレスカウンタ２、
サイズカウンタ３および連続アクセスカウンタ４に対し
それぞれ入力される。この場合、連続アドレスカウンタ
４に対しては、前述の連続アクセス信号１０７とこのカ
ウント制御信号１０３のＡＮＤ回路６による論理積の形
で入力される。このカウント制御信号１０３を介して、
アドレスカウンタ２およびサイズカンウンタ３における
アドレスの更新およびサイズカウント等が行われる。連
続アドレスカウンタ４においては、連続アクセス信号１
０７が出力されていない場合のカウント制御信号１０３
は、ＡＮＤ回路６によるゲート作用を介して無視され
る。ここにおいて、サイズカウンタ３からカウント終了
信号１０４が出力されて、データ転送制御部１に入力さ
れた場合には、データ転送動作は終了したものとして、
以後のＤＭＡ転送要求には応答が行われることはない。
しかし、サイズカウンタ３からカウント終了信号１０４
が出力されない場合には、次のＤＭＡ転送要求信号１０
９の入力を待機する状態となる。
【００１６】データ転送を実行する際に、連続アクセス
信号１０７が１ビット・レジスタ５より出力されている
場合には、データ転送は、連続アクセスカウンタ４から
カウント終了信号１０５が出力されるか、或はサイズカ
ウンタ３からカウント終了信号１０４が出力されるまで
続けられる。この時には、１回のデータ転送ごとに、デ
ータ転送制御部１からはカウンタ制御信号１０３が出力
されて、これにより、アドレスカウンタ２、サイズカウ
ンタ３および連続アクセスカウンタ４の値が更新され
る。
信号１０７が１ビット・レジスタ５より出力されている
場合には、データ転送は、連続アクセスカウンタ４から
カウント終了信号１０５が出力されるか、或はサイズカ
ウンタ３からカウント終了信号１０４が出力されるまで
続けられる。この時には、１回のデータ転送ごとに、デ
ータ転送制御部１からはカウンタ制御信号１０３が出力
されて、これにより、アドレスカウンタ２、サイズカウ
ンタ３および連続アクセスカウンタ４の値が更新され
る。
【００１７】連続アクセスカウンタ４からカウント終了
信号１０５が出力された場合には、一旦、データ転送が
停止され、次のＤＭＡ転送要求信号１０９の入力を待機
する状態となる。
信号１０５が出力された場合には、一旦、データ転送が
停止され、次のＤＭＡ転送要求信号１０９の入力を待機
する状態となる。
【００１８】なお、上記の本実施例においては、１チャ
ネルのＤＭＡ転送動作について説明したが、複数チャネ
ルの並列動作を行う場合に対し本発明を適用する場合に
は、ＤＭＡ転送要求信号の受付けについては、従来のＤ
ＭＡ制御装置と同様の方法により行い、受付けられた各
チャネルに対して、本発明による上述のデータ転送動作
を実行すればよい。
ネルのＤＭＡ転送動作について説明したが、複数チャネ
ルの並列動作を行う場合に対し本発明を適用する場合に
は、ＤＭＡ転送要求信号の受付けについては、従来のＤ
ＭＡ制御装置と同様の方法により行い、受付けられた各
チャネルに対して、本発明による上述のデータ転送動作
を実行すればよい。
【００１９】また、本実施例においては、連続アクセス
カウンタ４を設けることにより、データ転送総数とは別
に、１回当りの連続データ転送数を制御することが可能
となる。これにより、Ｉ／Ｏ装置に合わせて連続アクセ
ス数を設定することができるために、チャネルごとのデ
ータ転送レートの最適化が容易になる。また、連続した
アドレスでの連続したメモリアクセスが行われるため
に、ＤＲＡＭによりメモリを構成した場合に、高速アク
セスモードによるデータ転送が行われる頻度が高くな
り、より高速のデータ転送を実行することができる。
カウンタ４を設けることにより、データ転送総数とは別
に、１回当りの連続データ転送数を制御することが可能
となる。これにより、Ｉ／Ｏ装置に合わせて連続アクセ
ス数を設定することができるために、チャネルごとのデ
ータ転送レートの最適化が容易になる。また、連続した
アドレスでの連続したメモリアクセスが行われるため
に、ＤＲＡＭによりメモリを構成した場合に、高速アク
セスモードによるデータ転送が行われる頻度が高くな
り、より高速のデータ転送を実行することができる。
【００２０】更に、複数チャネルでの並列動作において
は、各チャネルのデータ転送を均一にし、且つ出来る限
りの連続性を持たせることが可能となる。例えば、或る
Ｉ／Ｏ装置に、他のＩ／Ｏ装置に比較して非常に大きな
バッファが用意されている場合には、従来のＤＭＡ転送
制御装置の場合には、デマンド転送モードてあったとし
ても、そのバッファの容量に合わせたデータ転送が連続
して行われ、１つのチャネルがＤＭＡ転送装置における
データ転送動作を独占してしまう惧れがあるが、本発明
の実施例においては、連続アクセスカウンタ４に、前記
他のＩ／Ｏ装置の持つバッファ容量と同程度の数を設定
することにより、１つのチャネルが独占してデータ転送
を行う状態を容易に回避することができる。
は、各チャネルのデータ転送を均一にし、且つ出来る限
りの連続性を持たせることが可能となる。例えば、或る
Ｉ／Ｏ装置に、他のＩ／Ｏ装置に比較して非常に大きな
バッファが用意されている場合には、従来のＤＭＡ転送
制御装置の場合には、デマンド転送モードてあったとし
ても、そのバッファの容量に合わせたデータ転送が連続
して行われ、１つのチャネルがＤＭＡ転送装置における
データ転送動作を独占してしまう惧れがあるが、本発明
の実施例においては、連続アクセスカウンタ４に、前記
他のＩ／Ｏ装置の持つバッファ容量と同程度の数を設定
することにより、１つのチャネルが独占してデータ転送
を行う状態を容易に回避することができる。
【００２１】また、転送サイズの最後に近いデータ転送
においては、連続転送要求信号１０６を入力することな
く、ＤＭＡ転送要求信号１０９を出力するだけにより、
通常のシングル転送モードによる転送動作が可能とな
る。従って、これにより、サイズカウンタ３には許容さ
れるデータ転送の最大値を設定し、実際のデータ転送数
がＩ／Ｏ装置側により決まる場合においては、当該Ｉ／
Ｏ装置側において余分のデータ転送を行うことなく、Ｄ
ＭＡ転送動作を終了させることができる。
においては、連続転送要求信号１０６を入力することな
く、ＤＭＡ転送要求信号１０９を出力するだけにより、
通常のシングル転送モードによる転送動作が可能とな
る。従って、これにより、サイズカウンタ３には許容さ
れるデータ転送の最大値を設定し、実際のデータ転送数
がＩ／Ｏ装置側により決まる場合においては、当該Ｉ／
Ｏ装置側において余分のデータ転送を行うことなく、Ｄ
ＭＡ転送動作を終了させることができる。
【００２２】次に、本発明の第２の実施例について説明
する。
する。
【００２３】図２は本発明の第２の実施例を示すブロッ
ク図である。図２に示されるように、本実施例は、デー
タ転送制御部１と、アドレスカウンタ２と、サイズカウ
ンタ３と、連続アクセスカウンタ４と、ＡＮＤ回路６
と、レジスタ群７とを備えて構成される。
ク図である。図２に示されるように、本実施例は、デー
タ転送制御部１と、アドレスカウンタ２と、サイズカウ
ンタ３と、連続アクセスカウンタ４と、ＡＮＤ回路６
と、レジスタ群７とを備えて構成される。
【００２４】図２により明らかなように、本実施例にお
いては、第１の実施例における１オビット・レジスタ５
の代りにレジスタ群７が設けられており、また、外部よ
り１ビット・レジスタ５に入力される連続アクセス要求
信号１０６の代りに、２ビットの連続アクセス数選択信
号１１１が当該レジスタ群７に入力されている。第１の
実施例の場合と異なり、本実施例においては、連続アク
セスを要求する信号が複数ビットの信号で構成されてお
り、連続アクセス回数を３種類の内から任意に選択する
ことができる。それ以外の点については、前述の第１の
実施例の場合と機能的には同様である。上記の連続アク
セス数選択信号１１１は、ＤＭＡコントローラに対し
て、１回のＤＭＡ転送要求により連続アクセスを行う場
合の連続アクセス数をレジスタ群７の内より選択し、そ
の選択されたレジスタに格納されている数の連続アクセ
スを行うように要求するための信号である。この２ビッ
トの連続アクセス数選択信号１１１が“００”の場合に
は、連続アクセスではなく１回だけのアクセスを要求し
ていることを示しており、それ以外の場合には、レジス
タ群７から１つのレジスタを選択することを意味してい
る。なお、前述の第１の実施例においては、連続アクセ
スカンウンタ４に対して予め連続アクセス回数が設定さ
れたが、本実施例においては、連続アクセス回数の設定
は以下のようにして行われる。
いては、第１の実施例における１オビット・レジスタ５
の代りにレジスタ群７が設けられており、また、外部よ
り１ビット・レジスタ５に入力される連続アクセス要求
信号１０６の代りに、２ビットの連続アクセス数選択信
号１１１が当該レジスタ群７に入力されている。第１の
実施例の場合と異なり、本実施例においては、連続アク
セスを要求する信号が複数ビットの信号で構成されてお
り、連続アクセス回数を３種類の内から任意に選択する
ことができる。それ以外の点については、前述の第１の
実施例の場合と機能的には同様である。上記の連続アク
セス数選択信号１１１は、ＤＭＡコントローラに対し
て、１回のＤＭＡ転送要求により連続アクセスを行う場
合の連続アクセス数をレジスタ群７の内より選択し、そ
の選択されたレジスタに格納されている数の連続アクセ
スを行うように要求するための信号である。この２ビッ
トの連続アクセス数選択信号１１１が“００”の場合に
は、連続アクセスではなく１回だけのアクセスを要求し
ていることを示しており、それ以外の場合には、レジス
タ群７から１つのレジスタを選択することを意味してい
る。なお、前述の第１の実施例においては、連続アクセ
スカンウンタ４に対して予め連続アクセス回数が設定さ
れたが、本実施例においては、連続アクセス回数の設定
は以下のようにして行われる。
【００２５】以下、図２の参照し、前述の第１の実施例
と異なる部分を中心にして、本実施例の動作について説
明する。
と異なる部分を中心にして、本実施例の動作について説
明する。
【００２６】図２において、レジスタ群７には、ＤＭＡ
転送動作に先立って、予め３種類の連続アクセス回数が
設定される。外部のＩ／Ｏ装置から入力されるＤＭＡ転
送要求信号１０９は、データ転送制御部１に入力され、
これを受けて、データ転送制御部１からはＤＭＡ転送応
答信号１１０が出力されて、当該Ｉ／Ｏ装置に返送され
る。この際に、データ転送制御部１からはレジスタ選択
実施信号１１２が出力されて、レジスタ群７に入力され
る。レジスタ群７においては、このレジスタ選択実施信
号１１２を受けて、Ｉ／Ｏ装置から入力されている連続
アクセス数選択信号１１１により指定されるレジスタが
選択され、連続アクセス信号１０７が出力されて、デー
タ転送制御部１とＡＮＤ回路６に入力されるとともに、
同時に、選択されたレジスタに格納されている値１１２
が出力されて、連続アドレスカウンタ４にロードされ
る。そして、以後の動作については、前述の第１の実施
例の場合と同様であり、その説明は省略する。
転送動作に先立って、予め３種類の連続アクセス回数が
設定される。外部のＩ／Ｏ装置から入力されるＤＭＡ転
送要求信号１０９は、データ転送制御部１に入力され、
これを受けて、データ転送制御部１からはＤＭＡ転送応
答信号１１０が出力されて、当該Ｉ／Ｏ装置に返送され
る。この際に、データ転送制御部１からはレジスタ選択
実施信号１１２が出力されて、レジスタ群７に入力され
る。レジスタ群７においては、このレジスタ選択実施信
号１１２を受けて、Ｉ／Ｏ装置から入力されている連続
アクセス数選択信号１１１により指定されるレジスタが
選択され、連続アクセス信号１０７が出力されて、デー
タ転送制御部１とＡＮＤ回路６に入力されるとともに、
同時に、選択されたレジスタに格納されている値１１２
が出力されて、連続アドレスカウンタ４にロードされ
る。そして、以後の動作については、前述の第１の実施
例の場合と同様であり、その説明は省略する。
【００２７】本実施例においては、連続アクセス回数を
複数のレジスタの内より選択することが可能であり、こ
れにより、第１の実施例において得られる効果に加え
て、Ｉ／Ｏ装置側からも、幾つかの幅を持って連続アク
セス回数を選択することができるようになり、このため
に更に効率のよいデータ転送を行うことができる。例え
ば、通信装置がＩ／Ｏ装置として接続されている場合
に、当該通信装置により幾つかの異なった通信装置の通
信メディアに対するデータの送受信が行われる時には、
それぞれのメディアに合わせて連続アクセス回数を設定
し、そして選択することにより、ＤＭＡコントローラの
１チャネルで、当該通信装置に対するメモリとの間のＤ
ＭＡ転送を行うことができるために、システムのハード
ウェアの縮小化を図ることが可能となる。
複数のレジスタの内より選択することが可能であり、こ
れにより、第１の実施例において得られる効果に加え
て、Ｉ／Ｏ装置側からも、幾つかの幅を持って連続アク
セス回数を選択することができるようになり、このため
に更に効率のよいデータ転送を行うことができる。例え
ば、通信装置がＩ／Ｏ装置として接続されている場合
に、当該通信装置により幾つかの異なった通信装置の通
信メディアに対するデータの送受信が行われる時には、
それぞれのメディアに合わせて連続アクセス回数を設定
し、そして選択することにより、ＤＭＡコントローラの
１チャネルで、当該通信装置に対するメモリとの間のＤ
ＭＡ転送を行うことができるために、システムのハード
ウェアの縮小化を図ることが可能となる。
【００２８】
【発明の効果】以上説明したように、本発明は、複数チ
ャネルの並列動作時において、１チャネル１回当りの連
続アクセス数をＤＭＡ転送制御装置側において制御する
カウンタを備え、連続アクセスを行うか否かの選択を、
ＤＭＡ転送要求ごとにＩ／Ｏ装置側において行うことが
できるために、各チャネルのデータ転送を偏よりなく行
い、且つＤＲＡＭにより構成されるメモリに対して高速
アクセスモードによるメモリアクセスの頻度を高め、シ
ステムのデータ転送効率を改善することができるという
効果かある。
ャネルの並列動作時において、１チャネル１回当りの連
続アクセス数をＤＭＡ転送制御装置側において制御する
カウンタを備え、連続アクセスを行うか否かの選択を、
ＤＭＡ転送要求ごとにＩ／Ｏ装置側において行うことが
できるために、各チャネルのデータ転送を偏よりなく行
い、且つＤＲＡＭにより構成されるメモリに対して高速
アクセスモードによるメモリアクセスの頻度を高め、シ
ステムのデータ転送効率を改善することができるという
効果かある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
１ データ転送制御部 ２ アドレスカウンタ ３ サイズカウンタ ４ 連続アクセスカウンタ ５ １ビット・レジスタ ６ ＡＮＤ回路 ７ レジスタ群
Claims (2)
- 【請求項１】 所定のデータ転送送信側より入力される
ＤＭＡ転送要求信号を受けて、前記データ転送送信側と
所定のデータ転送受信側との間のデータ転送を行うＤＭ
Ａ転送制御装置において、 前記ＤＭＡ転送要求信号を入力して、前記データ転送送
信側に対するＤＭＡ転送応答信号と、前記データ転送受
信側に対するリード／ライト制御信号を出力してＤＭＡ
転送制御を行うとともに、所定のライト信号およびカウ
ント制御信号を出力するデータ転送制御部と、 前記データ転送送信側より入力される連続アクセス要求
信号を受けて、前記データ転送制御部より入力されるラ
イト信号を介して、当該連続アクセス要求信号の状態を
保持し、連続アクセス信号として出力する１ビット・レ
ジスタと、 予めデータ転送開始アドレスが設定されており、前記カ
ウント制御信号を受けてカウントを開始し、前記データ
転送受信側に対するアドレス信号として出力するアドレ
スカウンタと、 予め総転送データ数が設定されており、前記カウント制
御信号を受けてカウントをを開始し、当該カウントの終
了時に、前記データ転送制御部に対してカウント終了信
号を出力するサイズカウンタと、 予め１回のＤＭＡ転送要求に対して行われる連続アクセ
ス回数が設定されており、前記１ビット・レジスタより
連続アクセス信号が出力される場合に、前記カウント制
御信号を受けてカウントを開始し、当該カウントの終了
時に、前記データ転送制御部に対してカウント終了信号
を出力する連続アクセスカウンタと、 を少なくとも備えることを特徴とするＤＭＡ転送制御装
置。 - 【請求項２】 所定のデータ転送送信側より入力される
ＤＭＡ転送要求信号を受けて、前記データ転送送信側と
所定のデータ転送受信側との間のデータ転送を行うＤＭ
Ａ転送制御装置において、 前記ＤＭＡ転送要求信号を入力して、前記データ転送送
信側に対するＤＭＡ転送応答信号と、前記データ転送受
信側に対するリード／ライト制御信号を出力してＤＭＡ
転送制御を行うとともに、所定のレジスタ選択実施信号
およびカウント制御信号を出力するデータ転送制御部
と、 前記データ転送送信側より入力される連続アクセス数選
択信号を受けて、前記データ転送制御部より入力される
レジスタ選択実施信号を介して、当該連続アクセス数選
択信号により指定されるレジスタが選択され、当該レジ
スタの値を連続アクセス信号として出力するレジスタ群
と、 予めデータ転送開始アドレスが設定されており、前記カ
ウント制御信号を受けてカウントを開始し、前記データ
転送受信側に対するアドレス信号として出力するアドレ
スカウンタと、 予め総転送データ数が設定されており、前記カウント制
御信号を受けてカウントを開始し、当該カウントの終了
時に、前記データ転送制御部に対してカウント終了信号
を出力するサイズカウンタと、 予め１回のＤＭＡ転送要求に対して行われる連続アクセ
ス回数が設定されており、前記１ビット・レジスタより
連続アクセス信号が出力される場合に、前記カウント制
御信号を受けてカウントを開始し、当該カウントの終了
時に、前記データ転送制御部に対してカウント終了信号
を出力する連続アクセスカウンタと、 を少なくとも備えることを特徴とするＤＭＡ転送制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13645592A JPH05334232A (ja) | 1992-05-28 | 1992-05-28 | Ｄｍａ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13645592A JPH05334232A (ja) | 1992-05-28 | 1992-05-28 | Ｄｍａ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05334232A true JPH05334232A (ja) | 1993-12-17 |
Family
ID=15175518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13645592A Withdrawn JPH05334232A (ja) | 1992-05-28 | 1992-05-28 | Ｄｍａ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05334232A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928339A (en) * | 1996-10-18 | 1999-07-27 | Matsushita Electric Industrial Co., Ltd. | DMA-transferring stream data apparatus between a memory and ports where a command list includes size and start address of data stored in the memory |
| US7516258B2 (en) | 2005-03-11 | 2009-04-07 | Canon Kabushiki Kaisha | Electronic apparatus and control method |
| US7529857B2 (en) | 2004-05-31 | 2009-05-05 | Kabushiki Kaisha Toshiba | Data processing apparatus and data transfer control method |
-
1992
- 1992-05-28 JP JP13645592A patent/JPH05334232A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928339A (en) * | 1996-10-18 | 1999-07-27 | Matsushita Electric Industrial Co., Ltd. | DMA-transferring stream data apparatus between a memory and ports where a command list includes size and start address of data stored in the memory |
| US7529857B2 (en) | 2004-05-31 | 2009-05-05 | Kabushiki Kaisha Toshiba | Data processing apparatus and data transfer control method |
| US7516258B2 (en) | 2005-03-11 | 2009-04-07 | Canon Kabushiki Kaisha | Electronic apparatus and control method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |