JPH06195967A - 高速データアクセスのために交互式読みだし／書き込みを用いた複数アレイ式メモリデバイス - Google Patents

高速データアクセスのために交互式読みだし／書き込みを用いた複数アレイ式メモリデバイス

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JPH06195967A
JPH06195967A JP5196000A JP19600093A JPH06195967A JP H06195967 A JPH06195967 A JP H06195967A JP 5196000 A JP5196000 A JP 5196000A JP 19600093 A JP19600093 A JP 19600093A JP H06195967 A JPH06195967 A JP H06195967A
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data
memory
array
interface
sequential
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JP5196000A
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Paul R Lubeck
ポール・ロバート・ルーベック
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National Semiconductor Corp
Original Assignee
National Semiconductor Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】 【目的】 高速アクセスを、任意のアドレスで開始し、
任意数の逐次のアドレス位置について続行することが可
能な高速メモリデバイスを提供すること 【構成】 単一のＩＣチップ上に形成された複数アレイ
式メモリデバイスであって、このデバイスとそのインタ
ーフェースとの間で一連のデータの転送を高速で行うも
のである。このデバイスは、複数のメモリアレイグルー
プを有するメモリを備えている。読み出し動作におい
て、このデバイスは、任意の所望アドレスで始まりその
メモリアレイにわたって延びる逐次位置からラッチへと
内部的にデータを読み出す。そのデータがラッチからイ
ンターフェースへと出力される際、メモリ中の隣接する
アレイグループからの逐次データが内部的にラッチへと
読み出される。このため、一連のデータをインターフェ
ースへ高速に出力することができる。また、書き込み動
作も同様にして行われる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にメモリデバイス
に関し、特に、高速データアクセス用の複数アレイ式メ
モリデバイスに関する。
【０００２】
【従来の技術】基本的なメモリ技術以上にメモリデバイ
スの処理速度を最大化させるために多くの試みが行われ
てきた。従来は、デバイスのインターフェースにおける
外部ワード幅の数倍（一般には２倍または４倍）である
デバイス中の内部記憶ワードで操作を行うことにより高
速アクセスが達成されている。従って、メモリからの読
み出しが要求された場合には、デバイスはその要求され
たデータだけでなく、まだ要求されていない別のデータ
をも読み出し、その別のデータをバッファに保持して、
その後の要求時にそのデータを利用できるようにし、こ
れによりアクセス時間を削減する。これと同じ技術が書
き込みサイクルに関して実施される。この場合、メモリ
への書き込みの要求発生時に、デバイスは、その書き込
みデータ以外のいくつかのデータワードがバッファへ書
き込まれるまで、前記書き込みデータを前記バッファに
保持する。次いで、そのデバイスは、その書き込みデー
タでメモリセルを更新する。
【０００３】従来のデバイスにはいくつかの欠点があ
る。第１に、高速アクセスが内部ワード幅に制限される
ということがある。即ち、内部ワード幅が外部ワード幅
の４倍である場合、高速アクセスモードは４つの外部ワ
ードという最大のものに関して有効となる。第２に、こ
の種のデバイスが通常はアドレス境界を形成するという
ことがある。即ち、高速アクセスモードは、より大きな
内部ワードと整列する４つの外部ワードに関してのみ有
効となる。更に、高速アクセスモードを効率的に用いる
ためには、外部ワードの開始及び終了アドレスが内部ワ
ードのアドレスと整列していなければならない。このよ
うな整列には、別の内部回路を設けて、アドレスをカウ
ントし、及び／又は、内部ワードにおける最上位アドレ
スに達した際にその内部ワードにおける最下位アドレス
を超えてアドレスをロール(roll)させる必要がある。初
期のメモリシステムは、各々がメモリ部分を含むいくつ
かのキャビネットが接続されるキャビネット技術を用い
ていた。その動作時には、他のキャビネットがアクセス
されている間に、或る１つのキャビネットとの間でデー
タの入力または出力が可能であった。しかし、この構成
は、あまりに大きくて実際的なものではない。更にその
ような構成は、異なる全体アーキテクチャを形成する特
異なアーキテクチャの多数のデバイスからなる特異なメ
モリシステムであり、単一のメモリアーキテクチャでも
単一のチップアーキテクチャでもない。
【０００４】
【発明が解決しようとする課題】従って、上述の欠点を
伴うことなく、プロセス技術により本質的に許容される
ものより速いデータアクセスを可能とする、単一アーキ
テクチャの高速メモリデバイスが必要となる。
【０００５】
【課題を解決するための手段】本発明は、単一の集積回
路（ＩＣ）チップ上に形成された複数アレイ式メモリデ
バイスを提供するものであり、これにより、高速アクセ
スを、任意のアドレスで開始し、高速モードで任意数の
逐次のアドレス位置について続行することが可能にな
る。この高速アクセスは、前もって記憶位置に内部的に
アクセスして、デバイスの外部インターフェースが無限
に高速モードに留まることができるようにすることによ
り達成される。
【０００６】本発明のある側面によれば、メモリデバイ
スはメモリアレイの複数のグループを備える。ある実施
例では、メモリデバイスは上位グループ及び下位グルー
プを有し、その各グループ中にはアレイ０及びアレイ１
が存在する。単一のアレイはメモリデバイスのデータイ
ンターフェースと同じ幅を有する。
【０００７】本発明の別の側面によれば、メモリアレイ
との間でデータの転送を行うためにラッチが設けられ
る。メモリアレイの下位グループ用のラッチは、メモリ
アレイの上位グループ用のラッチとは別個に制御され
る。メモリアレイに対して読み出しを行うために感度増
幅器が設けられる。
【０００８】本発明の別の側面によれば、デバイスのイ
ンターフェースとメモリアレイとの間のデータ経路を選
択するためにマルチプレクサ−デマルチプレクサ及びバ
ッファが設けられる。
【０００９】本発明の別の側面によれば、メモリに対す
る読み出し及び書き込みをグループ毎を基礎として制御
し、ラッチをアレイ毎を基礎として制御し、感度増幅器
をグループ毎を基礎として制御し、マルチプレクサ−デ
マルチプレクサのデータ転送方向とインターフェース及
びラッチ間の経路とをアレイ毎を基礎として制御するた
めに、制御論理ユニットが設けられる。
【００１０】本発明の別の側面によれば、逐次に格納ま
たは取り出されるデータワードは、別個のメモリアレイ
に格納または取り出され、各アレイ中には所定の順序で
１データワードが存在し、その所定の順序はそのデータ
転送が完了するまで繰り返される。このようにして、選
択数の逐次の記憶位置についてのデータ転送は、メモリ
とラッチとの間、及びラッチとマルチプレクサ−デマル
チプレクサとの間で、グループ毎を基礎として交互に行
うことが可能である。マルチプレクサ−デマルチプレク
サは、バッファを介してメモリデバイスのインターフェ
ースに接続される。このため、選択数の逐次記憶位置と
インターフェースとの間で一連のデータの連続的且つ逐
次的な転送を行うことが可能となる。
【００１１】従って、読み出しサイクルを開始するに
は、ＩＣがメモリアレイグループからラッチへとデータ
を読み出す。ここで、開始アドレスは任意の所望のアド
レスであり、読み出し対象となるメモリアレイグループ
はその開始アドレスにより決定される。アドレス指定さ
れたメモリアレイからのデータは、マルチプレクサ−デ
マルチプレクサを介して、バッファへそしてＩＣ出力へ
と経路指定される。続いて、既にラッチに保持されてい
る次の逐次データが、マルチプレクサ−デマルチプレク
サを介して、バッファへそしてＩＣ出力へと高速モード
で経路指定される。メモリアレイグループからのデータ
の全てが上述の態様でＩＣのインターフェースに送られ
ると、そのメモリアレイグループに対するアドレスがイ
ンクリメントされて、そのインクリメントされたアドレ
スからのデータがラッチへ読み出されると共に、その逐
次のメモリアレイグループからのデータがラッチからＩ
Ｃのインターフェースへと高速モードで経路指定され
る。従って、或る１つのメモリアレイグループからのデ
ータがラッチからＩＣのインターフェースへと経路指定
されている間にもう１つのメモリアレイグループに代替
的にアクセスすることにより、データ読み出しが任意数
の逐次データに関して連続的に高速モードに維持され
る。
【００１２】同様に、書き込みサイクル中には、ＩＣが
ラッチへデータを入力し、そして、交互を基礎として、
そのラッチから、任意の所望アドレスで始まるアレイグ
ループへ、データを内部的に書き込む。このようにし
て、ＩＣがラッチからアレイグループへのデータの内部
的な書き込みを開始すると、そのＩＣは、逐次データが
ラッチ中に保持されていない場合に、隣接するアレイグ
ループに書き込まれるように、インターフェースからラ
ッチへと逐次データを入力する。従って、任意の所望数
の逐次データをインターフェースからメモリへと高速で
連続的に入力するようにＩＣを維持することが可能とな
る。
【００１３】このため、本発明は、任意数の逐次ワード
について任意のワードアドレスでバーストを開始させる
ことができる。外部的なアドレス指定は必要ない。
【００１４】以下の残りの説明及び図面を参照すること
により、本発明の特徴及び利点が更に理解されよう。
【００１５】
【実施例】図１は、本発明の複数アレイ式メモリデバイ
スを示すものである。そのメモリデバイス全体は、単一
のモノリシック半導体集積回路（ＩＣ）チップで実施さ
れている。このメモリデバイスは、複数行の記憶位置を
有するメモリ10を備えたものである。好適実施例では、
２つの4K×16ＥＰＲＯＭメモリアレイグループが使用さ
れる。そのメモリは４つのアレイ0,0、0,1、1,0、1,1に
分割される。但し、３つ以上のアレイに分割されていれ
ば、任意数の分割により所望の結果を得ることができ
る。その２ビットはアレイの２進アドレスであり、LA0,
LA1に対応する。アレイ0,0及びアレイ0,1は、下位グル
ープ10aに整列され、アレイ1,0及びアレイ1,1は、上位
グループ10bに整列される。しかし、各グループ中のア
レイは、単一の電気的エンティティである（それらは例
示目的のため別個のアレイとして図示されている）。各
グループ中のアレイは、同時にグループにアクセスする
ために対をなしている。各アレイのワード幅は、水平軸
上の任意のビットカウントとすることができる。アレイ
中のワードの総数であるアレイの深さは、垂直軸上の任
意のワードカウントとすることができる。メモリ10は、
下位感度増幅器／ラッチ12及び上位感度増幅器／ラッチ
13に接続され、これは次いで4:1マルチプレクサ−デマ
ルチプレクサ／バッファ14へと接続される。アドレスラ
ッチ／カウンタ16は、入力アドレスを供給するために、
マルチプレクサ14及び上位グループ10bに接続される。
ラッチ／カウンタ16による入力アドレスの供給を制御す
るために、制御論理ユニット20がラッチ／カウンタ16に
接続される。下位グループ10aに入力アドレスを供給す
るために、アドレス加算器17がアドレスラッチ／カウン
タ16に及び下位グループ10aに接続される。
【００１６】このＩＣメモリデバイスの動作の概要を図
１に関して説明する。メモリ10への最初のアクセスは、
メモリ中の任意の１つのアレイの任意の行に存在する任
意のアドレスで行われる。読み出し動作において、制御
論理ユニット20は、最初に、メモリ10にアクセスするた
めにアドレスバスから開始アドレスを取り出すようにラ
ッチ／カウンタ16に命令する。メモリ中の所望アレイを
選択するために、ラッチされたアドレスビットLA0,LA1
がマルチプレクサ／バッファ14に供給される。加算器17
に加えられた既ラッチアドレスビットLA1は、既ラッチ
アドレスビットLA2〜LA13に加えられてLA2'〜LA13'が形
成され、これらのビットは、上位グループ中のある行に
おいてアクセスが開始した際に下位グループ10a中の次
の逐次行にアクセスするために用いられる。これは、グ
ループ中の行がLA1によって異なる可能性があるが、全
てのアレイが最初に一緒にアクセスされるからである。
アレイからのデータは、感度増幅器／ラッチ12,13へと
内部的に読み出される。そのラッチ12.13に格納されて
いるデータの内、或る１つのアレイからのデータのみ
が、マルチプレクサ／バッファ14により選択されて、任
意の所与時間においてＩＣの外部インターフェースに与
えられる。アレイの選択は、マルチプレクサ／バッファ
14に加えられた入力アドレスビットLA0,LA1により決定
される。
【００１７】下位グループ10aからのデータは、ラッチ1
2からバッファ14を介して逐次出力される。このＩＣ
は、上位グループ10bからのデータをラッチ13から出力
するので、このＩＣはまた、下位グループ10a中の次の
高次の行に内部的にアクセスして、その行中のデータを
ラッチ12へと読み出す。その後、２つのグループが逐次
態様でアクセスされ、即ち、アレイ0,0及びアレイ0,1が
一緒にアクセスされ、アレイ1,0及びアレイ1,1が一緒に
アクセスされる。次いで、下位グループ10a中のアレイ
からのデータが、ラッチ12から外部インターフェースへ
出力される一方、上位グループ10b中のアレイがアクセ
スされてラッチ13にロードされる。アレイ0,0及びアレ
イ0,1からのデータがラッチ12から出力されている間に
アレイ1,0及びアレイ1,1にアクセスすることにより、ア
レイ1,0及びアレイ1,1からのデータは、前記データが完
全に出力される時点までに、またはその時点より早期
に、ラッチ13中に保持されることになる。
【００１８】書き込み動作においては、最初に、データ
ワードが、或る１つのアレイグループに関するラッチが
満たされるまで、デマルチプレクサ／バッファ14を介し
てラッチ12及びラッチ13へ入力される。次いで、そのデ
ータは、所望の初期アドレスで始まるアレイグループに
グループ毎を基礎として逐次に書き込まれる。従って、
ラッチ13から上位グループ10bへのデータ書き込みの最
中に、下位グループ10aに関するラッチ12へのデータ入
力を行うことができる。アレイ0,0及びアレイ0,1に関す
るデータがラッチ12へ入力されている最中に、アレイ1,
0及びアレイ1,1にデータを書き込むことにより、ＩＣ
は、前記データが完全に入力される時点までに、または
その時点より早期に、アレイ1,0及びアレイ1,1へのデー
タ書き込みを終了することになる。
【００１９】本発明は、読み出し動作中の事象の１つの
考えられるシーケンスを説明する一例を考察することに
より最も良好に理解されよう。説明を簡素化するため、
必要となるインターフェース信号に関しては、当業者に
は自明であるので、その説明を省略する。
【００２０】以下の表１に、本発明のメモリに関する読
み出しシーケンスを示す。
【００２１】
【表１】
【００２２】この例では、アドレス位置0000Hからデー
タの読み出しを開始し、任意数のデータワードについて
逐次モードでデータの読み出しを続行することが望まし
い。ＩＣメモリデバイスは最初に待機モードにセットさ
れ、これによりＩＣがアイドル状態にされる。ＩＣに送
られたインターフェース信号は、データワードWORD0の
アドレス0000Hからの読み出しを要求する。内部的に、
ＩＣは、４つのデータワードWORD0〜3を、アレイ0,0、
0,1、1,0、1,1における最下行からそれぞれ読み出し
て、それらをラッチ12及びラッチ13のワードラッチ0〜3
にそれぞれ保持する。ＩＣは、図２に示すように、ワー
ドラッチ0からWORD0を出力データとしてＩＣの外部イン
ターフェースに出力する。次に、インターフェース信号
は、データワードWORD1のアドレス0001Hからの読み出し
を要求する。しかし、このワード及びWORD1〜3は、既に
内部的に読み出されており、ラッチ12及びラッチ13に保
持されている。従って、ＩＣは単に、図３に示すように
ワードラッチ1からWORD1を出力する。インターフェース
信号が次のデータワードWORD2のアドレス0002Hからの読
み出しを要求した場合、ＩＣは同様にワードラッチ2か
らWORD2を出力し、またそれと同時に、下位グループ10a
中の次の高次の行において、データワードWORD4,5をア
ドレス0004H,0005Hからそれぞれ内部的に読み出す。Ｉ
Ｃは、図４に示すように、ワードラッチ0,1にWORD4,5を
それぞれ保持する。この前方読み出し(read-ahead)は、
下位グループ10aから読み出されたデータワードをそれ
らが出力のために要求される前にラッチ12に配置するこ
とにより、後続の高速出力用のデータを用意するもので
ある。インターフェース信号がデータワードWORD3のア
ドレス0003Hからの読み出しを要求した場合、ＩＣは同
様に、図５に示すようにワードラッチ3からWORD3を出力
する。次いで、インターフェース信号は次のアドレス00
04HからのデータワードWORD4の読み出しを要求する。Ｉ
Ｃは単に、以前にアレイ0,0から読み出したWORD4を出力
データとしてワードラッチ0から出力する。これと同時
に、ＩＣはまた、上位グループ10b中のWORD4が存在する
行と同じ行において、データワードWORD6,7をアドレス0
006H,0007Hからそれぞれ内部的に読み出して、それらを
図６に示すようにワードラッチ2,3にそれぞれ保持す
る。アドレス0004H,0005H,0006H,0007Hは、この順序で
逐次アドレスとなっている。この処理は、オペレータが
特定のアドレスで停止させることを所望するまで、上述
のようにして続行される。但し、異なるアドレスにおけ
る或る記憶位置にアクセスすることが所望される場合に
は、オペレータは、単に適当なインターフェース信号及
びアドレスビットを送ってその記憶位置にアドレスする
ことができる。
【００２３】後続の読み出しを見越してメモリの一部を
読み出すこの方法により、ＩＣの外部インターフェース
にデータを与えることができる速度が大幅に増大され
る。上記の実施例では、0000Hという開始アドレスを使
用したが、この開始アドレスは任意の値とすることがで
きる。
【００２４】書き込み動作も同様に行うことができる。
例えば、アドレス0000Hで始まるＩＣに多数のデータワ
ードを逐次に入力するためには、WORD0〜1が最初に入力
され、バッファ14を介してラッチ12中のワードラッチ0
〜1にそれぞれ保持される。ここで、バッファ14はデマ
ルチプレクサとしても機能する。次いで、WORD0〜1は、
下位グループ10a中の最下行において記憶位置0000H及び
0001Hへ内部的に書き込まれる。ワードラッチ0,1から記
憶位置0000H,0001HへとWORD0,1がそれぞれ内部的に書き
込まれているので、WORD2,3は、図７に示すように、ラ
ッチ12中のワードラッチ2,3にそれぞれ入力される。Ｉ
Ｃが、上位グループ10b中の最下行において記憶位置000
2H及び0003HへWORD2,3を内部的に書き込む際には、図８
に示すように、WORD4,5もまたラッチ12中のワードラッ
チ0,1にそれぞれ入力されており、その後に記憶位置000
4H及び0005Hへそれぞれ書き込まれることになる。
【００２５】この処理は、図９及び図１０に示すよう
に、最後のデータワードがメモリに書き込まれるまで、
上述のようにして続行される。このため、書き込み動作
は高速で行われる。
【００２６】図１１は、制御論理ユニット20に含まれる
論理回路を示すものである。この論理回路は、ラッチ／
カウンタ及び出力バッファを制御するために様々な制御
信号を生成する。
【００２７】図１２は、メモリアレイの制御用に制御論
理ユニット20中に設けられた従来のステート・マシン(s
tate machine)を示すものである。このステート・マシ
ンは、各メモリアレイ毎に複製され、LE upper 及び LE
lower を含むイネーブル信号を提供して、ラッチ12に
おけるそれそれの関連するラッチを制御するようになっ
ている。このステート・マシンはまた、感度増幅器14に
イネーブル信号を提供し、及び、その他の内部タイミン
グ信号を提供する。このステート・マシンは既知の装置
である。例えば、カリフォルニア州サンタ・クララにあ
るナショナルセミコンダクタ社から入手可能な製品DM45
0は、ステート・マシンとして利用可能なものである。
但し、このステート・マシンはＩＣ上に含まれるもので
あり、単独のＩＣではない。
【００２８】制御論理ユニット20の残りの回路は、カリ
フォルニア州サンタ・クララにあるナショナル セミコ
ンダクタ社から入手可能なＥＰＲＯＭ NM27C128等の標
準的な128KビットのＥＰＲＯＭからなる。
【００２９】図１３は、本発明による読み出しサイクル
に関するメモリデバイスへのインターフェース信号を示
すタイミングチャートである。高速アクセスを開始する
開始アドレスを規定するために、アドレスA0〜A13がイ
ンターフェースにおいてメモリデバイスに入力される。
そのアドレスは、図１に示すアドレスラッチ／カウンタ
に保持される。
【００３０】バーCEが高レベルから低レベルへ遷移する
と共にバーOEが高レベルである場合、新しいアドレスが
インターフェースから取り出されてアドレスラッチ／カ
ウンタにロードされる。この状態を図１４に示す。ま
た、バーCEが低レベルから高レベルへ遷移すると共にバ
ーOEが低レベルである場合には、アドレスカウンタがイ
ンクリメントされる。この状態を図１５に示す。また、
バーCEが高レベルから低レベルへ遷移すると共にバーOE
が低レベルである場合には、アドレスが影響を受けるこ
とはない。この状態を図１６に示す。最後に、バーCEが
低レベルから高レベルへ遷移すると共にバーOEが高レベ
ルである場合には、アドレスが影響を受けることはな
い。この状態を図１７に示す。
【００３１】バーCEは、チップ選択信号であり、メモリ
デバイスのアドレスを決定するという主な機能を有す
る。このバーCEは上述のバーOEにより調整される。バー
CEは、その表明時にメモリアクセスを開始させる。また
バーOEは、出力イネーブル信号であり、メモリデバイス
の出力をイネーブルにするという機能を有する。このバ
ーOEは、バーCEがメモリデバイスのアドレスに関して如
何なる決定を有しているかを判定するためにも使用され
る。
【００３２】ＥＰＲＯＭに対して書き込みを行う場合に
は、一般に、プログラムモードに入るために+12VのVpp
即ちプログラミング電圧が必要となる。以下の真理値表
は、本発明のメモリデバイスに関する様々な動作モード
を示すものである。
【００３３】
【表２】
【００３４】Vppの印加により、データ方向が逆転し、
好適実施例に関連して上述した態様でメモリが動作する
ようになる。ＥＰＲＯＭは、（実施可能ではあるが）高
速のデータ入力は必要としない、ということに留意され
たい。データ入力（書き込みデータ）は（タイミングが
異なり、またVppを必要とするが）、データ出力（読み
出しデータ）と同じインターフェースピンに加えられ
る。
【００３５】図１３において、TACC1は、初期アクセス
時間であり、後続の逐次のアクセス時間TACC2より長
い。
【００３６】好適実施例に関連して本発明を説明してき
た。当業者には明かであるように、様々な代替策及び修
正策が可能である。従って、本発明は上記実施例により
制限されるものではなく、その範囲が特許請求の範囲の
みにより決定されるべきことを意図している。
【００３７】
【発明の効果】本発明は上述のように構成したので、高
速アクセスを、任意のアドレスで開始し、高速モードで
任意数の逐次のアドレス位置について続行することが可
能な、複数アレイ式メモリデバイスを提供することが可
能となる。
【図面の簡単な説明】
【図１】本発明のメモリデバイスを示すブロック図であ
る。
【図２】本発明による一連の逐次データのメモリからイ
ンターフェースへの読み出しの一例を示す説明図である
（１／５）。
【図３】本発明による一連の逐次データのメモリからイ
ンターフェースへの読み出しの一例を示す説明図である
（２／５）。
【図４】本発明による一連の逐次データのメモリからイ
ンターフェースへの読み出しの一例を示す説明図である
（３／５）。
【図５】本発明による一連の逐次データのメモリからイ
ンターフェースへの読み出しの一例を示す説明図である
（４／５）。
【図６】本発明による一連の逐次データのメモリからイ
ンターフェースへの読み出しの一例を示す説明図である
（５／５）。
【図７】本発明による一連の逐次データのインターフェ
ースからメモリへの書き込みの一例を示す説明図である
（１／４）。
【図８】本発明による一連の逐次データのインターフェ
ースからメモリへの書き込みの一例を示す説明図である
（２／４）。
【図９】本発明による一連の逐次データのインターフェ
ースからメモリへの書き込みの一例を示す説明図である
（３／４）。
【図１０】本発明による一連の逐次データのインターフ
ェースからメモリへの書き込みの一例を示す説明図であ
る（４／４）。
【図１１】種々の制御信号を生成するために制御論理ユ
ニット中に設けられた論理回路を示す回路図である。
【図１２】メモリアレイの制御のために制御論理ユニッ
ト中に設けられたステート・マシンを示すブロック図で
ある。
【図１３】本発明による読み出しサイクルに関するメモ
リデバイスへのインターフェース信号を示すタイミング
チャートである（１／５）。
【図１４】本発明による読み出しサイクルに関するメモ
リデバイスへのインターフェース信号を示すタイミング
チャートである（２／５）。
【図１５】本発明による読み出しサイクルに関するメモ
リデバイスへのインターフェース信号を示すタイミング
チャートである（３／５）。
【図１６】本発明による読み出しサイクルに関するメモ
リデバイスへのインターフェース信号を示すタイミング
チャートである（４／５）。
【図１７】本発明による読み出しサイクルに関するメモ
リデバイスへのインターフェース信号を示すタイミング
チャートである（５／５）。
【符号の説明】
0,0、0,1、1,0、1,1 アレイ 10 メモリ 10a 下位グループ 10b 上位グループ 12 下位感度増幅器／ラッチ 13 上位感度増幅器／ラッチ 14 4:1マルチプレクサ−デマルチプレクサ／バッフ
ァ 20 制御論理ユニット

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】インターフェースを有し、単一チップ上に
    形成され、前記インターフェースとの間での一連のデー
    タの高速転送を可能にする、複数アレイ式メモリデバイ
    スであって、このメモリデバイスが、 複数のメモリアレイグループを有するメモリと、 そのメモリに接続され、前記メモリと前記インターフェ
    ースとの間で転送されるべきデータを保持するデータ保
    持手段と、 前記メモリ及び前記データ保持手段に接続され、前記メ
    モリにおける選択数の逐次の記憶位置に関するデータ転
    送を前記メモリと前記データ保持手段との間及び前記デ
    ータ保持手段と前記インターフェースとの間で交互に行
    うことができるように前記メモリと前記インターフェー
    スとの間でデータ転送を行うために前記メモリ及び前記
    データ保持手段を制御する制御手段とからなることを特
    徴とする、複数アレイ式メモリデバイス。
  2. 【請求項２】前記選択数の逐次記憶位置に関するデータ
    転送をグループ毎を基礎として交互に行い、これにより
    前記選択数の逐次記憶位置とインターフェースとの間に
    おける一連のデータの逐次転送を可能にすることを特徴
    とする、請求項１記載の複数アレイ式メモリデバイス。
  3. 【請求項３】読み出しサイクルにおいて前記制御手段が
    前記メモリ中のデータを前記データ保持手段へと内部的
    に読み出させ、交互を基礎として前記制御手段が前記デ
    ータ保持手段中のデータを前記インターフェースへと出
    力させて、或るアレイグループから受容されて前記デー
    タ保持手段に保持されたデータが前記インターフェース
    へ出力される際に、別のアレイグループ中の逐次データ
    が前記データ保持手段に保持されていない場合に前記逐
    次データが前記データ保持手段へ内部的に読み出される
    ようにし、これにより前記制御手段が任意の所望数の逐
    次データを前記メモリから前記インターフェースへ高速
    で出力させることが可能となることを特徴とする、請求
    項２記載の複数アレイ式メモリデバイス。
  4. 【請求項４】初期の読み出し中に、前記制御手段が、任
    意の所望アドレスで始まり前記メモリアレイにわたって
    延びる逐次位置におけるデータを前記データ保持手段へ
    内部的に読み出させることを特徴とする、請求項３記載
    の複数アレイ式メモリデバイス。
  5. 【請求項５】書き込みサイクルにおいて前記制御手段が
    前記インターフェースからのデータを前記データ保持手
    段へと入力させ、交互を基礎として前記制御手段が前記
    データ保持手段中のデータを前記メモリへ内部的に書き
    込ませて、前記メモリアレイの対応するグループに関す
    るデータが前記メモリへ書き込まれる際に、別のアレイ
    グループに関する逐次データが前記データ保持手段に保
    持されていない場合に前記逐次データが前記データ保持
    手段へ入力されるようにし、これにより前記制御手段が
    任意の所望数の逐次データを前記インターフェースから
    前記メモリへ高速で入力させることが可能となることを
    特徴とする、請求項２記載の複数アレイ式メモリデバイ
    ス。
  6. 【請求項６】初期の書き込み中に、前記制御手段が、任
    意の所望アドレスで始まる任意のメモリアレイグループ
    に関する逐次データを前記インターフェースから前記デ
    ータ保持手段へ入力させることを特徴とする、請求項５
    記載の複数アレイ式メモリデバイス。
  7. 【請求項７】インターフェースを有し、単一チップ上に
    形成され、前記インターフェースとの間での一連のデー
    タの高速転送を可能にする、複数アレイ式メモリデバイ
    スであって、このメモリデバイスが、 複数のメモリアレイグループを有するメモリと、 そのメモリに接続され、前記メモリと前記インターフェ
    ースとの間で転送されるべきデータを保持するバッファ
    手段と、 そのバッファ手段に接続され、そのバッファ手段と前記
    インターフェースとの間でデータを選択的に転送する選
    択手段と、 前記メモリ及び前記選択手段に接続され、前記メモリに
    おける選択数の逐次記憶位置に関するデータ転送を前記
    メモリと前記バッファ手段との間及び前記バッファ手段
    と前記インターフェースとの間でグループ毎を基礎とし
    て交互に行うことができるように前記メモリと前記イン
    ターフェースとの間でデータ転送を行うために前記メモ
    リ及び前記選択手段を制御して、前記選択数の逐次記憶
    位置と前記インターフェースとの間での一連のデータの
    逐次転送を可能にする制御手段ととからなることを特徴
    とする、複数アレイ式メモリデバイス。
  8. 【請求項８】読み出しサイクルにおいて前記制御手段が
    前記メモリ中のデータを前記バッファ手段へと内部的に
    読み出させ、交互を基礎として前記選択手段が前記バッ
    ファ手段中のデータを前記インターフェースへ出力し
    て、前記選択手段が或るアレイグループから受容された
    データを前記インターフェースへ出力する際に、別のア
    レイグループ中の逐次データが前記バッファ手段に保持
    されていない場合に前記逐次データが前記バッファ手段
    へ内部的に読み出されるようにし、これにより前記制御
    手段が任意の所望数の逐次データを前記メモリから前記
    インターフェースへ高速で出力させることが可能となる
    ことを特徴とする、請求項７記載の複数アレイ式メモリ
    デバイス。
  9. 【請求項９】初期の読み出し中に、前記制御手段が、任
    意の所望アドレスで始まり前記メモリアレイにわたって
    延びる逐次位置におけるデータを前記バッファ手段へ内
    部的に読み出させることを特徴とする、請求項８記載の
    複数アレイ式メモリデバイス。
  10. 【請求項１０】書き込みサイクルにおいて前記選択手段
    が前記バッファ手段へデータを入力し、交互を基礎とし
    て前記制御手段が前記バッファ手段中のデータを前記メ
    モリへ内部的に書き込ませて、前記メモリアレイの対応
    するグループに関するデータが前記メモリへ書き込まれ
    る際に、前記インターフェースからの逐次データが前記
    バッファ手段に保持されていない場合に前記選択手段が
    前記逐次データを別のアレイグループへ書き込まれるよ
    うに前記バッファ手段へ入力するようにし、これにより
    前記制御手段が任意の所望数の逐次データを前記インタ
    ーフェースから前記メモリへ高速で入力させることが可
    能となることを特徴とする、請求項７記載の複数アレイ
    式メモリデバイス。
  11. 【請求項１１】初期の書き込み中に、前記選択手段が、
    前記インターフェースからの逐次データを、任意の所望
    アドレスで始まる或るメモリアレイグループに書き込ま
    れるように前記バッファ手段に入力することを特徴とす
    る、請求項１０記載の複数アレイ式メモリデバイス。
JP5196000A 1992-08-06 1993-08-06 高速データアクセスのために交互式読みだし／書き込みを用いた複数アレイ式メモリデバイス Pending JPH06195967A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US926483 1992-08-06
US07/926,483 US5305281A (en) 1992-08-06 1992-08-06 Multiple array memory device with staggered read/write for high speed data access

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Publication Number Publication Date
JPH06195967A true JPH06195967A (ja) 1994-07-15

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ID=25453270

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JP5196000A Pending JPH06195967A (ja) 1992-08-06 1993-08-06 高速データアクセスのために交互式読みだし／書き込みを用いた複数アレイ式メモリデバイス

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US (1) US5305281A (ja)
EP (1) EP0582414A3 (ja)
JP (1) JPH06195967A (ja)
KR (1) KR940006139A (ja)

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EP0582414A3 (en) 1994-11-23
EP0582414A2 (en) 1994-02-09
KR940006139A (ko) 1994-03-23
US5305281A (en) 1994-04-19

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