JPH0660631A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 タイミング制御が簡単で高速に読み出し動作
を行うことができる半導体記憶装置を得る。 【構成】 データバッファ１１は取込んだ前半部分行デ
ータをデータレジスタ７１にパラレル転送し、この動作
と独立して、後半部分行データをデータレジスタ７２に
パラレル転送することができる。転送制御部１２はシリ
アルアドレスカウンタ５′より第１の転送指令（データ
レジスタ７１内データのシリアル出力動作完了を意味す
る）を受けると、データバッファ１１の前半部分行デー
タをデータレジスタ７１に転送させ、第２の転送指令
（データレジスタ７２内データのシリアル出力完了を意
味する）を受けると、データバッファ１１の後半部分行
データをデータレジスタ７２に転送させる。 【効果】 タイミング制御が簡単で高速にデータを読み
出すことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＶＲＡＭ等の半導体
記憶装置に関し、特にメモリ間のデータ転送制御方法に
関する。

【０００２】

【従来の技術】図２はＶＲＡＭ等のシリアル連続出力機
能を有する従来の半導体記憶装置の構成を示すブロック
図である。同図に示すように、マトリクス状（５１２行
×５１２列）に配置されたメモリセルからなるメモリセ
ルアレイ１を４個（図中、１個のみ示す）備えている。
すなわち、４個のメモリセルアレイ１により、２５６Ｋ
（５１２×５１２）×４ビットの構成のメモリ容量を有
する。

【０００３】メモリセルアレイ１の行選択及び列選択
は、ロウデコーダ２及びコラムデコーダ３によりそれぞ
れ行われる。ロウデコーダ２はアドレスバッファ４から
取り込んだ９ビットの行アドレス信号ＲＡｎ（ＲＡ０〜
ＲＡ８）に基づきメモリセルアレイ１に行デコード信号
を出力して、メモリセルに対する行選択を行い、コラム
デコーダ３はアドレスバッファ４から取り込んだ９ビッ
トの列アドレス信号ＣＡｎ（ＣＡ０〜ＣＡ８）に基づ
き、列デコード信号を出力して、メモリセルに対する列
選択を行う。

【０００４】メモリセルアレイ１内のメモリセルに格納
されたデータは、後述するデータ転送期間に、ロウデコ
ーダ２で行選択された５１２ビットの行データが５１２
ビット構成のデータレジスタ７にパレレルに転送され
る。なお、データレジスタ７は４個のメモリセルアレイ
１それぞれに対応して、４個備えている（図中、１個の
み示す）。

【０００５】一方、アドレスバッファ４からの列アドレ
ス信号ＣＡｎは、シリアルアドレスカウンタ５にも取り
込まれる。シリアルアドレスカウンタ５は取り込んだ列
アドレスＣＡｎ信号で決定される列アドレスをスタート
列アドレスＳＣＡとし、以降、外部より得られるシリア
ルクロックＳＣのＨレベル立ち上がりをトリガとして、
順次１ずつインクリメントしながら、シリアルアドレス
ＳＱｎ（ＳＱ０〜ＳＱ８）をシリアルセレクタ６に出力
する。

【０００６】シリアルセレクタ６は、シリアルアドレス
カウンタ５より得たシリアルアドレスＳＱを取り込み、
データレジスタ７に格納された５１２ビットのビットデ
ータのうち、シリアルアドレスＳＱｎで指示されたビッ
トデータをシリアルＩ／Ｏバッファ８に出力させる。デ
ータレジスタ７は４個存在することより、１回のシリア
ルセレクタ６の選択動作により、４ビットのデータがシ
リアルＩ／Ｏバッファ８に出力されることになる。

【０００７】シリアルＩ／Ｏバッファ８は、データレジ
スタ７より得られる４ビットデータを受けると、該４ビ
ットデータをラッチするとともに、それ以前にラッチし
ていた４ビットデータをシリアル出力ＳＯＵＴとして外
部に出力する。

【０００８】また、外部より得られる４ビットの入力デ
ータＩＮは書き込みＩ／Ｏバッファ９に取り込まれ、書
き込みＩ／Ｏバッファ９内に格納された４ビットデータ
が、４個のメモリセルアレイ１それぞれの書き込み対象
メモリセルに書き込まれる。なお、書き込み対象メモリ
セルは、ロウデコーダ２及びコラムデコーダ３により行
選択及び列選択がなされることにより決定される。

【０００９】図３は図１で示した半導体記憶装置の読出
し動作であるパラレルデータ転送動作及びシリアルデー
タ連続出力動作を示すタイミング図である。なお、パラ
レルデータ転送動作とは、メモリセルアレイ１の５１２
ビットの行データをパラレルにデータレジスタ７に転送
する動作であり、シリアルデータ出力動作とは、シリア
ルセレクタ６で選択されたデータレジスタ７内のビット
データをシリアルＩ／Ｏバッファ８を介して外部に出力
する動作である。

【００１０】以下、同図を参照しつつ、データ転送動作
及びシリアルデータ出力動作を説明する。まず、データ
転送信号バーＤＴをＬに立ち下げ、データ転送モードに
する。

【００１１】そして、外部より９ビットのアドレス信号
ＡＤをアドレスバッファ４に取り込む。アドレスバッフ
ァ４は、ロウアドレスストローブ信号バーＲＡＳの立ち
下がりをトリガとして、外部アドレス信号ＡＤを行アド
レス信号ＲＡｎとして、ロウデコーダ２に出力する。そ
して、コラムアドレスストローブ信号バーＣＡＳの立ち
下がりをトリガとして、外部アドレス信号ＡＤを列アド
レス信号ＣＡｎとして、シリアルアドレスカウンタ５に
出力する。

【００１２】行アドレス信号ＲＡｎを受けたロウデコー
ダ２は、メモリセルアレイ１に対し行デコード信号を出
力することにより行選択を行う。その結果、メモリセル
アレイ１内のメモリセルの記憶内容が１行単位で行デー
タとして、パラレルにデータレジスタ７に転送される。
なお、行データ内の各ビットデータは列アドレスに対応
している。

【００１３】データ転送動作が終了すると、データ転送
信号バーＤＴがＨレベルとなり、これをトリガとして、
アドレス転送信号ＡＴがＨレベルに立ち上がり、シリア
ルデータ連続出力モードに移る。

【００１４】シリアルアドレスカウンタ５は、Ｈレベル
のアドレス転送信号ＡＴを受けると、コラムアドレス信
号ＣＡｎをそのままシリアルアドレス信号ＳＱｎとし
て、シリアルセレクタ６に出力する。

【００１５】シリアルセレクタ６は、シリアルアドレス
信号ＳＱｎ（＝ＣＡｎ）に基づき、データレジスタ７に
格納された行データのうち、シリアルアドレス信号ＳＱ
ｎの指示するビットデータを選択ビットデータとして選
択し、該選択ビットデータのみをシリアルＩ／Ｏバッフ
ァ９に出力させる。

【００１６】その後、シリアルイネーブル信号バーＳＥ
を立ち下げることにより、シリアルＩ／Ｏバッファ８を
活性状態にする。シリアルＩ／Ｏバッファ８は活性状態
になると、データレジスタ７から得た選択ビットデータ
をラッチするとともに、以前にラッチしていたデータを
シリアル出力データＳＯＵＴとして出力する。したがっ
て、図３の期間Ｔ１におけるシリアル出力データＳＯＵ
Ｔは不定なデータとなる。

【００１７】そして、シリアルクロック信号ＳＣのＨレ
ベル立ち上がりをトリガとして、シリアルアドレスカウ
ンタ５はシリアルアドレスＳＱの値を１インクリメント
する。つまり、列アドレス（ＣＡｎ＋１）を指示するシ
リアルアドレスＳＱｎをシリアルセレクタ６に出力す
る。

【００１８】その結果、シリアルセレクタ６は、１イン
クリメントされたシリアルアドレス信号ＳＱｎに基づ
き、データレジスタ７に格納された行データでのいずれ
かを選択ビットデータとして選択し、該選択ビットデー
タのみをシリアルＩ／Ｏバッファ９に出力させる。

【００１９】同時に、シリアルＩ／Ｏバッファ８は、シ
リアルクロック信号ＳＣに同期してデータレジスタ７か
ら得た新たな選択ビットデータをラッチするとともに、
以前にラッチしていたデータをシリアル出力データＳＯ
ＵＴとして出力する。したがって、図３の期間Ｔ２にお
けるシリアル出力データＳＯＵＴは、行データ内におい
て列アドレスＣＡｎで指示されたデータとなる。

【００２０】以降、同様にして、シリアルクロック信号
ＳＣのＨレベル立ち上がりをトリガとして、シリアルア
ドレスカウンタ５から出力されるシリアルアドレスが１
インクリメントされことにより、データレジスタ７に格
納された行データが、列アドレスＣＡｎで指示されたア
ドレスから順次読み出されることにより、シリアルデー
タ連続出力動作が続けられる。

【００２１】

【発明が解決しようとする課題】従来のＶＲＡＭ等のシ
リアルデータ連続出力機能を有する半導体記憶装置は以
上のように構成されており、シリアルデータ連続出力動
作が完了するまでに、パラレルデータ転送動作を行う
と、データレジスタ７の内容が変わってしまい、シリア
ルデータ出力動作が正常に行われなくなる。このため、
パラレルデータ転送動作は必ず、シリアルデータ連続出
力動作完了後に行うという制約が生じ、高速読み出し動
作が行えないという問題点があった。

【００２２】加えて、上記制約のなかで、高速動作を実
現すべくパラレルデータ転送動作とシリアルデータ出力
動作を連続的に行うには、そのタイミング制御を行うの
が容易でないという問題点があった。また、シリアルク
ロックのＨレベル立ち上がり間隔を長く設定し、その間
に確実にパラレルデータ転送を行うようにすることによ
り、タイミング制御を容易にすることができるが、シリ
アルクロックＳＣのＨレベル立ち上がり間隔を長くする
分、シリアルデータ連続出力時間が長くなるため、その
分、読み出し動作が遅くなってしまうという問題点があ
った。

【００２３】この発明は上記問題点を解決するためにな
されたもので、タイミング制御が簡単で高速に読み出し
動作を行うことができる半導体記憶装置を得ることを目
的とする。

【００２４】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体記憶装置は、行アドレス信号に基づき、
行デコード信号を出力する行デコーダと、マトリクス状
に配置されたメモリセルからなり、読み出し時に、前記
行デコード信号で選択された、同一行のメモリセルの記
憶内容からなる行データを出力するメモリセルアレイ
と、読み出し時に、前記行データをラッチし、前記行デ
ータがｎ（≧２）分割されたｎ個の第１〜第ｎの部分行
データを、それぞれ独立して出力可能なデータバッファ
と、前記データバッファ内の前記第１〜第ｎの部分行デ
ータに対応してそれぞれ設けられた第１〜第ｎのデータ
レジスタと、読み出し時に、アクセスすべき列アドレス
であるアクセス列アドレスに基づき、前記第１〜第ｎの
データレジスタのうち、一つのデータレジスタに記憶さ
れたビットデータを出力させるシリアル出力動作を行う
シリアルセレクタと、読み出し時に、前記アクセス列ア
ドレスを付与するとともに、前記ｎ個のデータレジスタ
のうち、前記シリアル出力動作が完了した第ｉ（１≦ｉ
≦ｎ）のデータレジスタに対し、前記データバッファに
格納された第ｉの部分行データをパラレル転送させるア
クセス列アドレス付与・データ転送制御手段とをさらに
備えた半導体記憶装置。

【００２５】望ましくは、この発明にかかる請求項２記
載の半導体記憶装置のように、前記第１〜第ｎの部分行
データは、前記行データが連続する列アドレス単位でｎ
分割されたデータであり、前記アクセス列アドレス付与
・データ転送制御手段は、最初にアクセスする列アドレ
スである開始列アドレスを付与する開始列アドレス付与
手段と、制御クロックを取り込み、前記開始列アドレス
を初期アドレスとして、前記制御クロックに同期して１
インクリメントするシリアルアドレスを前記アクセス列
アドレスとして順次出力するるとともに、前記シリアル
アドレスに基づき、第ｉのデータレジスタが前記シリア
ル出力動作を完了したことを示す転送制御信号を出力す
るシリアルアドレスカウンタと、前記転送制御信号に基
づき、前記第１〜第ｎのデータレジスタのうち、前記シ
リアル出力動作を完了した第ｉのデータレジスタに対
し、前記データバッファに格納された第ｉの部分行デー
タをパラレル転送させるデータ転送制御手段とを備え
る。

【００２６】

【作用】この発明における請求項１記載の半導体記憶装
置は、読み出し時に行データをラッチし、行データをｎ
（≧２）分割したｎ個の第１〜第ｎの部分行データを、
それぞれ独立して出力可能なデータバッファと、データ
バッファ内の第１〜第ｎの部分行データに対応してそれ
ぞれ設けられた第１〜第ｎのデータレジスタとを備えて
いる。したがって、以下のような読み出し動作が可能と
なる。

【００２７】第１の行データをデータバッファを介して
第１〜第ｎのデータレジスタに転送後、速やかに、第１
の行データの次の読み出し行データとなる第２の行デー
タを、メモリセルアレイからデータバッファに転送す
る。

【００２８】そして、アクセス列アドレス付与・データ
転送制御手段の制御下で、ｎ個のデータレジスタのう
ち、第１の行データのシリアル出力動作中に、すでに第
１の行データのシリアル出力動作を完了した第ｉのデー
タレジスタに対し、データバッファに格納された第２の
行データの第ｉの部分行データを転送させることができ
る。

【００２９】加えて、請求項２記載の半導体記憶装置に
おけるアクセス列アドレス付与・データ転送制御手段
は、アクセス列アドレスを順次インクリメントするシリ
アルアドレスカウンタを有しているため、行データ内の
連続する列アドレスのデータのシリアル連続出力が可能
となる。

【００３０】

【実施例】図１はこの発明の一実施例であるシリアル連
続出力機能を有する半導体記憶装置の一部構成を示すブ
ロック図である。同図に示すように、マトリクス状（５
１２行×５１２列）に配置されたメモリセルからなるメ
モリセルアレイ１に対し、読出し時に、メモリセルアレ
イ１から出力される５１２ビットの行データを取り込む
データバッファ１１が新たに設けられる。なお、各行デ
ータ内のビットデータは列アドレスに対応して決定する
データである。

【００３１】データバッファ１１は５１２ビット構成で
あり、メモリセルアレイ１から受ける行データを一括し
て取り込むが、５１２ビット単位で一括して出力すると
ともに、２５６ビット単位で分割して出力することがで
きる。すなわち、データバッファ１１のエリアＡ１に格
納される前半２５６ビットデータである前半部分行デー
タをデータレジスタ７１にパラレルに転送するととも
に、データバッファ１１のエリアＡ２に格納される後半
２５６ビットデータである後半部分行データをデータレ
ジスタ７２にパラレルに転送することができる。そし
て、後述するが、これらの２つの分割転送動作はそれぞ
れ、転送制御部１２の制御下で独立して行うことができ
る。

【００３２】データレジスタ７１は２５６ビット構成で
あり、前半部分行データを列アドレス０〜２５５番地に
対応するデータとして格納し、データレジスタ７２は２
５６ビット構成であり、後半部分行データを列アドレス
２５６〜５１１番地に対応するデータとして格納する。

【００３３】一方、シリアルアドレスカウンタ５′は、
従来同様、図１では図示しないコラムデコーダより列ア
ドレス信号ＣＡｎを受けるとともに、外部よりシリアル
クロック信号ＳＣを受ける。そして、列アドレス信号Ｃ
Ａｎで指示するアドレスをスタートアドレスとし、シリ
アルクロック信号ＳＣのＨレベル立ち上がりをトリガと
して１インクリメントさせたシリアルアドレスＳＱをシ
リアルセレクタ６に順次出力する。なお、シリアルアド
レスカウンタ５′は５１１をカウント後、次にシリアル
クロック信号ＳＣを受けるとリセットされ０をカウント
する。

【００３４】加えて、シリアルアドレスカウンタ５′
は、２５５番地カウント後にシリアルクロック信号ＳＣ
を受けると第１の転送指令を転送制御部１２に出力し、
５１１をカウント後にシリアルクロック信号ＳＣを受け
ると第２転送指令を転送制御部１２に出力する。

【００３５】シリアルセレクタ６は、従来同様、シリア
ルアドレスカウンタ５′より得たシリアルアドレスＳＱ
を取り込み、データレジスタ７１及び７２に格納された
５１２ビット構成の行データのうち、シリアルアドレス
ＳＱｎの指示するビットデータをシリアルＩ／Ｏバッフ
ァ８に出力させる。

【００３６】転送制御部１２は、外部信号または外部信
号の組合せタイミングによって発生する内部信号である
モード制御信号Ｓ１２を受け、このモード制御信号Ｓ１
２に基づき一括転送モード及び分割転送モードのうち、
一方のモードとなる。一括転送モードでは内部に取り込
んだデータバッファ１１の全データを一括して、データ
レジスタ７１及び７２に出力する。一方、分割転送モー
ドでは、通常は取り込んだデータの出力は行わず、シリ
アルアドレスカウンタ５′より第１の転送指令を受ける
と、データバッファ１１のエリアＡ１の２５６ビットの
前半部分行データのみをデータレジスタ７１に転送さ
せ、第２の転送指令を受けると、データバッファ１１の
エリアＡ２の２５６ビットの後半部分行データのみをデ
ータレジスタ７２に転送させる。なお、他の構成（全体
構成）は図２で示した従来例と同様であるため、説明は
省略する。

【００３７】このような構成において、この実施例の半
導体記憶装置の読み出し動作を、データレジスタ７１及
び７２に、メモリセルアレイ１の第１の行データをパラ
レルデータ転送後、第１の行データの２００番地から５
１１番地までのデータをシリアルデータ連続出力し、次
に第２の行データの０番から３００番地までのデータを
シリアル連続出力する場合を例に挙げて説明する。

【００３８】まず、従来同様の読み出し動作により、メ
モリセルアレイ１内で、ロウデコーダ２からの行コード
信号により行選択された第１の行データをデータバッフ
ァ１１に転送させる。

【００３９】そして、一括転送モードを指示するモード
制御信号Ｓ１２を転送制御部１２に与え、データバッフ
ァ１１に格納された第１の行データを一括して、転送制
御部１２の制御下でデータレジスタ７１及び７２にパラ
レルデータ転送させる。

【００４０】その後、分割転送モードを指示するモード
制御信号Ｓ１２を転送制御部１２に与えた後、従来同様
の読み出し動作により、メモリセルアレイ１内で、ロウ
デコーダ２からの行デコード信号により行選択された第
２の行データをデータバッファ１１に転送しておく。

【００４１】そして、従来同様、シリアルアドレスカウ
ンタ５′は、２００番地を指示する列アドレスＣＡｎを
取り込み、２００番地をスタート番地とし、以降、シリ
アルクロックＳＣの立ち上がりをトリガとして、順次イ
ンクリメントさせたシリアルアドレスＳＱｎをシリアル
セレクタ６に出力する。

【００４２】その結果、シリアルセレクタ６により、デ
ータレジスタ７１から２００，２０１，…，２５５番地
のデータが、シリアルＩ／Ｏバッファ８を介しシリアル
出力データＳＯＵＴとして、順次外部に出力される。デ
ータレジスタ７１内の２５５番地のデータが出力された
時点で、データレジスタ７１内に格納された前半部分行
データはすべて読み出されたことになる。

【００４３】その後、シリアルアドレスカウンタ５′
は、２５５番地をカウント直後に受けるシリアルクロッ
クＳＣの立ち上がりをトリガとして、２５６番地を指示
するシリアルアドレスＳＱｎを出力するとともに、第１
の転送指令を転送制御部１２に出力する。

【００４４】第１の転送指令を受けた転送制御部１２
は、データバッファ１１のエリアＡ１に格納された第２
の行データの前半部分行データを、データレジスタ７１
に出力する。これと同じくして、シリアルセレクタ６に
より、データレジスタ７２から２５６番地のデータが、
シリアルＩ／Ｏバッファ８を介しシリアル出力データＳ
ＯＵＴとして、外部出力される。

【００４５】したがって、データバッファ１１内に格納
された第２の行データの前半部分行データのデータレジ
スタ７１へのパラレルデータ転送動作中も、データレジ
スタ７２に格納された第１の行データの後半部分行デー
タのシリアルデータ連続出力を行うことができる。つま
り、第２の行データのパレレルデータ転送は、シリアル
データ連続出力動作を全く中断させない。

【００４６】以降、同様にして、シリアルセレクタ６に
より、データレジスタ７２から２５７，２５８，…，５
１１番地のデータが、シリアルＩ／Ｏバッファ８を介し
シリアル出力データＳＯＵＴとして、順次外部出力され
る。

【００４７】その後、シリアルアドレスカウンタ５′
は、５１１番地をカウント直後に受けるシリアルクロッ
クＳＣの立ち上がりをトリガとして、０番地を指示する
シリアルアドレスＳＱｎを出力するとともに、第２の転
送指令を転送制御部１２に出力する。

【００４８】第２の転送指令を受けた転送制御部１２
は、データバッファ１１のエリアＡ２に格納された後半
部分行データをデータレジスタ７２に出力させる。これ
と同じくして、シリアルセレクタ６により、既に第２の
行データの前半部分行データが転送済みのデータレジス
タ７１から０番地のデータが、シリアルＩ／Ｏバッファ
８を介しシリアル出力データＳＯＵＴとして、外部出力
される。

【００４９】したがって、データバッファ１１の第２の
行データの後半部分行データのデータレジスタ７２への
パラレルデータ転送動作中も、データレジスタ７１に格
納された第２の行データの前半部分行データのシリアル
出力が行われるため、シリアル連続出力動作を全く中断
させることなく、パレレルデータ転送動作を行うことが
できる。

【００５０】以降、同様にして、シリアルセレクタ６に
より、データレジスタ７１から１，２，…，２５５番地
のデータが、シリアルＩ／Ｏバッファ８を介しシリアル
出力データＳＯＵＴとして、順次外部出力される。

【００５１】以下、シリアルセレクタ６により、既に第
２の行データが転送されたデータレジスタ７２から２５
６，２５７，…，５１１番地のデータが、シリアルＩ／
Ｏバッファ８を介しシリアル出力データＳＯＵＴとし
て、中断することなく順次外部出力される。なお、この
期間中、データレジスタ７１に第３の行データを転送す
る必要があれば行うこともできる。

【００５２】このように、データレジスタをデータレジ
スタ７１とデータレジスタ７２とに分割することによ
り、一方のデータレジスタのシリアルデータ連続出力動
作中に、他方のデータレジスタへのパラレルデータ転送
動作を行うことが可能になる。その結果、従来のよう
に、パラレルデータ転送動作をシリアル出力動作の完了
を待って行う必然性がなくなり、シリアル出力動作が完
了したデータレジスタに対して速やかに部分行データの
パラレルデータ転送を行うことにより、読み出し動作
（シリアルデータ連続出力動作）の高速化が図れる。

【００５３】また、一方のデータレジスタに対するシリ
アルデータ連続出力動作と、他方のデータレジスタに対
するパラレルデータ転送動作とは互いに独立して行うこ
とができるため、両者のタイミング制御は従来に比べ飛
躍的に容易になる。

【００５４】なお、上記実施例では、データレジスタを
２分割した例を示したが、データレジスタを３以上に分
割することも可能である。

【００５５】また、上記実施例では、シリアルアドレス
カウンタ５′は、２５５と５１１カウント後に、シリア
ルクロック信号ＳＣを受けると第１及び第２の転送指令
を出力するようにしたが、これに限定されず、分割され
たデータレジスタがシリアルデータ連続出力を完了した
後、速やかにデータ転送指令を与えることができればよ
い。

【００５６】

【発明の効果】以上説明したように、この発明における
請求項１記載の半導体記憶装置は、読み出し時に行デー
タをラッチし、行データをｎ（≧２）分割したｎ個の第
１〜第ｎの部分行データを、それぞれ独立して出力可能
なデータバッファと、データバッファ内の第１〜第ｎの
部分行データに対応してそれぞれ設けられた第１〜第ｎ
のデータレジスタとを備えている。

【００５７】したがって、アクセス列アドレス付与・デ
ータ転送制御手段の制御下で、第１の行データのシリア
ル出力動作中に、ｎ個のデータレジスタのうち、第１の
行データのシリアル出力動作を完了した第ｉのデータレ
ジスタに対し、第１の行データの次の読み出し行データ
である第２の行データの第ｉの部分行データをパラレル
データ転送させることができる。

【００５８】その結果、第１の行データのシリアル出力
動作と第２の行データの部分行データのパラレル転送動
作を同時に行うことができるため、その分、読み出し動
作の高速化が図れる。加えて、シリアル出力動作とパラ
レル転送動作とは独立関係となるため、両者のタイミン
グ制御は容易になる。

【００５９】また、請求項２記載の半導体記憶装置にお
けるアクセス列アドレス付与・データ転送制御手段は、
アクセス列アドレスを順次インクリメントするシリアル
アドレスカウンタを有しているため、ＶＲＡＭ等で頻繁
に行われる行データ内の連続する列アドレスのシリアル
連続出力を高速に行うことができる。

【図面の簡単な説明】

【図１】この発明の一実施例である半導体記憶装置を示
すブロック図である。

【図２】従来の半導体記憶装置を示すブロック図であ
る。

【図３】従来の半導体記憶装置の読出し動作を示すタイ
ミング図である。

【符号の説明】

１ メモリセルアレイ ５′ シリアルアドレスカウンタ ６ シリアルセレクタ １１ データバッファ １２ 転送制御部 ７１ データレジスタ ７２ データレジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 行アドレス信号に基づき、行デコード信
   号を出力する行デコーダと、 マトリクス状に配置されたメモリセルからなり、読み出
   し時に、前記行デコード信号で選択された同一行のメモ
   リセルの記憶内容からなる行データを出力するメモリセ
   ルアレイと、 読み出し時に、前記行データをラッチし、前記行データ
   がｎ（≧２）分割されたｎ個の第１〜第ｎの部分行デー
   タを、それぞれ独立して出力可能なデータバッファと、 前記データバッファ内の前記第１〜第ｎの部分行データ
   に対応してそれぞれ設けられた第１〜第ｎのデータレジ
   スタと、 読み出し時に、アクセスすべき列アドレスであるアクセ
   ス列アドレスに基づき、前記第１〜第ｎのデータレジス
   タのうち、一つのデータレジスタに記憶されたビットデ
   ータを出力させるシリアル出力動作を行うシリアルセレ
   クタと、 読み出し時に、前記アクセス列アドレスを付与するとと
   もに、前記ｎ個のデータレジスタのうち、前記シリアル
   出力動作が完了した第ｉ（１≦ｉ≦ｎ）のデータレジス
   タに対し、前記データバッファに格納された第ｉの部分
   行データをパラレル転送させるアクセス列アドレス付与
   ・データ転送制御手段とを備えた半導体記憶装置。
2. 【請求項２】 前記第１〜第ｎの部分行データは、前記
   行データを連続する列アドレス単位でｎ分割したデータ
   であり、 前記アクセス列アドレス付与・データ転送制御手段は、 最初にアクセスする列アドレスである開始列アドレスを
   付与する開始列アドレス付与手段と、 制御クロックを取り込み、前記開始列アドレスを初期ア
   ドレスとして、前記制御クロックに同期して１インクリ
   メントするシリアルアドレスを前記アクセス列アドレス
   として順次出力するるとともに、前記シリアルアドレス
   に基づき、第ｉのデータレジスタが前記シリアル出力動
   作を完了したことを示す転送制御信号を出力するシリア
   ルアドレスカウンタと、 前記転送制御信号に基づき、前記第１〜第ｎのデータレ
   ジスタのうち、前記シリアル出力動作を完了した第ｉの
   データレジスタに対し、前記データバッファに格納され
   た第ｉの部分行データをパラレル転送させるデータ転送
   制御手段とを備える請求項１記載の半導体記憶装置。