JPH04291839A - 時分割多重化信号の微分回路 - Google Patents
時分割多重化信号の微分回路Info
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- JPH04291839A JPH04291839A JP3057303A JP5730391A JPH04291839A JP H04291839 A JPH04291839 A JP H04291839A JP 3057303 A JP3057303 A JP 3057303A JP 5730391 A JP5730391 A JP 5730391A JP H04291839 A JPH04291839 A JP H04291839A
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- Japan
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- division multiplexed
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- multiplexed signal
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- 230000015654 memory Effects 0.000 claims abstract description 20
- 238000010586 diagram Methods 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000004069 differentiation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，時分割多重化信号を扱
う装置において，フレーム間の信号変化を検出するため
の微分回路に関するものであり，特に部品点数の少ない
コンパクトな微分回路を実現するものである。
う装置において，フレーム間の信号変化を検出するため
の微分回路に関するものであり，特に部品点数の少ない
コンパクトな微分回路を実現するものである。
【０００２】
【従来の技術】図５は従来の微分回路の１例の構成図で
あり，図中，１１はシリアル・パラレル変換回路（Ｓ／
Ｐ），１２ないし１５はＤタイプのフリップフロップ（
ＦＦ），１６および１７はアンドゲート，１８はパラレ
ル・シリアル変換回路（Ｐ／Ｓ）を示す。
あり，図中，１１はシリアル・パラレル変換回路（Ｓ／
Ｐ），１２ないし１５はＤタイプのフリップフロップ（
ＦＦ），１６および１７はアンドゲート，１８はパラレ
ル・シリアル変換回路（Ｐ／Ｓ）を示す。
【０００３】時分割多重化信号の１フレーム周期はＮタ
イムスロットからなり，各タイムスロットの入力信号は
バイト並列形式をとっている。シリアル・パラレル変換
回路１１は，１フレーム分の信号が入力されると，これ
をＮ個のパラレル信号に変換して出力する。図６では，
便宜上，１番目とＮ番目のタイムスロットの信号に対応
するフリップフロップとアンドゲートの回路のみを簡単
化して示してあるが，実際にはこれらの中間にも同様な
回路が存在している。
イムスロットからなり，各タイムスロットの入力信号は
バイト並列形式をとっている。シリアル・パラレル変換
回路１１は，１フレーム分の信号が入力されると，これ
をＮ個のパラレル信号に変換して出力する。図６では，
便宜上，１番目とＮ番目のタイムスロットの信号に対応
するフリップフロップとアンドゲートの回路のみを簡単
化して示してあるが，実際にはこれらの中間にも同様な
回路が存在している。
【０００４】図６のタイミング図を参照して回路動作を
説明する。Ｃｌｏｃｋ １は，タイムスロットに同期す
るクロック信号，Ｃｌｏｃｋ ２は，フレームに同期す
るクロック信号である。シリアル・パラレル変換回路１
１は，Ｃｌｏｃｋ １のパルスに基づいて入力信号をフ
レームごとにシリアル・パラレル変換し，Ｎ本のパラレ
ル信号をフリップフロップ１２ないし１３の各Ｄ端子に
分配する。各フリップフロップ１２ないし１５のＣＫ端
子にはＣｌｏｃｋ ２が印加されているため，Ｃｌｏｃ
ｋ ２の最初のパルスで１フレーム分の信号ａ，ｂ，…
，ｚがまずフリップフロップ１２ないし１３に並列に書
き込まれ，Ｃｌｏｃｋ ２の次のパルスでフリップフロ
ップ１２ないし１３のＱ端子信号ａ，ｂ，…，ｚがフリ
ップフロップ１４ないし１５に書き込まれ，同時にフリ
ップフロップ１２ないし１３には，シリアル・パラレル
変換回路１１からの次のフレームの信号ａ’，ｂ’，…
，ｚ’が書き込まれる。このようにして，フレームごと
に，１フレーム分のパラレル信号がフリップフロップ１
２ないし１３からフリップフロップ１４ないし１５へと
連続的にシフトされる。
説明する。Ｃｌｏｃｋ １は，タイムスロットに同期す
るクロック信号，Ｃｌｏｃｋ ２は，フレームに同期す
るクロック信号である。シリアル・パラレル変換回路１
１は，Ｃｌｏｃｋ １のパルスに基づいて入力信号をフ
レームごとにシリアル・パラレル変換し，Ｎ本のパラレ
ル信号をフリップフロップ１２ないし１３の各Ｄ端子に
分配する。各フリップフロップ１２ないし１５のＣＫ端
子にはＣｌｏｃｋ ２が印加されているため，Ｃｌｏｃ
ｋ ２の最初のパルスで１フレーム分の信号ａ，ｂ，…
，ｚがまずフリップフロップ１２ないし１３に並列に書
き込まれ，Ｃｌｏｃｋ ２の次のパルスでフリップフロ
ップ１２ないし１３のＱ端子信号ａ，ｂ，…，ｚがフリ
ップフロップ１４ないし１５に書き込まれ，同時にフリ
ップフロップ１２ないし１３には，シリアル・パラレル
変換回路１１からの次のフレームの信号ａ’，ｂ’，…
，ｚ’が書き込まれる。このようにして，フレームごと
に，１フレーム分のパラレル信号がフリップフロップ１
２ないし１３からフリップフロップ１４ないし１５へと
連続的にシフトされる。
【０００５】アンドゲート１６は，フリップフロップ１
４のＱ端子出力とフリップフロップ１２の−Ｑ端子出力
との一致をとり，両者が一致するとき“１”を出力し，
不一致のとき“０”を出力する。他のアンドゲートにつ
いても同様である。これにより，各アンドゲート１６な
いし１７からは，順次のフレーム間で時分割されている
信号の対応するもの（同じタイムスロット位置にある信
号同士）が異なる場合，つまりフレーム間で変化した信
号についてのみ“１”が出力される。この変化の有無を
示す信号はΔａないしΔｚで表わされ，パラレル・シリ
アル変換回路１８でシリアルの時分割多重化信号に変換
され，出力される。
４のＱ端子出力とフリップフロップ１２の−Ｑ端子出力
との一致をとり，両者が一致するとき“１”を出力し，
不一致のとき“０”を出力する。他のアンドゲートにつ
いても同様である。これにより，各アンドゲート１６な
いし１７からは，順次のフレーム間で時分割されている
信号の対応するもの（同じタイムスロット位置にある信
号同士）が異なる場合，つまりフレーム間で変化した信
号についてのみ“１”が出力される。この変化の有無を
示す信号はΔａないしΔｚで表わされ，パラレル・シリ
アル変換回路１８でシリアルの時分割多重化信号に変換
され，出力される。
【０００６】
【発明が解決しようとする課題】従来の微分回路では，
入力された時分割多重化信号をいったんシリアル・パラ
レル変換し，パラレルに微分を行って，結果をパラレル
・シリアル変換で時分割多重化信号に戻す方法をとって
いるため，多くの部品点数が必要とされ，回路規模が大
きくなるという問題があった。
入力された時分割多重化信号をいったんシリアル・パラ
レル変換し，パラレルに微分を行って，結果をパラレル
・シリアル変換で時分割多重化信号に戻す方法をとって
いるため，多くの部品点数が必要とされ，回路規模が大
きくなるという問題があった。
【０００７】本発明は，微分回路の回路規模を小さくす
ることを目的としている。
ることを目的としている。
【０００８】
【課題を解決するための手段】本発明は，１フレーム分
の時分割多重化信号を記憶するためにメモリ手段を用い
，また変化の有無の検出をシリアルに実行するようにし
て，部品点数の大幅な削減と回路規模の縮小とを図るも
のである。
の時分割多重化信号を記憶するためにメモリ手段を用い
，また変化の有無の検出をシリアルに実行するようにし
て，部品点数の大幅な削減と回路規模の縮小とを図るも
のである。
【０００９】図１は，本発明の原理図である。図１にお
いて，１は，１フレーム周期内のタイムスロット位置を
指示するアドレス発生用のＮ進カウンタである。
いて，１は，１フレーム周期内のタイムスロット位置を
指示するアドレス発生用のＮ進カウンタである。
【００１０】２は，１フレーム分の時分割多重化信号を
記憶できるメモリ（ＲＡＭ）である。３は，３ステート
制御付バッファである。４は，Ｄタイプのフリップフロ
ップ（ＦＦ）である。
記憶できるメモリ（ＲＡＭ）である。３は，３ステート
制御付バッファである。４は，Ｄタイプのフリップフロ
ップ（ＦＦ）である。
【００１１】５は，比較器である。Ｃｌｏｃｋ はフレ
ーム周期内のタイムスロットに同期しており，時分割多
重化信号の入力信号はバイト並列形式をとっているもの
とする。Ｎ進カウンタ１はＣｌｏｃｋ ごとに歩進して
メモリ２のアドレスを更新する。入力された各タイムス
ロットの信号は，３ステート制御付バッファ３を介して
メモリ２に書き込まれる。メモリ２は読み出しと書き込
みが並行して実行できるものである。メモリ２から読み
出された１周期先のフレームの信号は，フリップフロッ
プ４に設定され，現行フレームの入力信号と比較器５で
比較される。比較結果の信号，すなわち変化の有無を示
すフラグ信号は，比較器５から時分割多重化形式で出力
される。
ーム周期内のタイムスロットに同期しており，時分割多
重化信号の入力信号はバイト並列形式をとっているもの
とする。Ｎ進カウンタ１はＣｌｏｃｋ ごとに歩進して
メモリ２のアドレスを更新する。入力された各タイムス
ロットの信号は，３ステート制御付バッファ３を介して
メモリ２に書き込まれる。メモリ２は読み出しと書き込
みが並行して実行できるものである。メモリ２から読み
出された１周期先のフレームの信号は，フリップフロッ
プ４に設定され，現行フレームの入力信号と比較器５で
比較される。比較結果の信号，すなわち変化の有無を示
すフラグ信号は，比較器５から時分割多重化形式で出力
される。
【００１２】
【作用】図２のタイミング図を用いて図１の本発明構成
の作用を説明する。時分割多重化信号は，１フレームが
Ｎ個のタイムスロットからなり，順次のフレームのタイ
ムスロットの信号は，ａ，ｂ，…，ｚ，ａ’，ｂ’，…
，ｚ’，ａ”，ｂ”，…，ｚ”で示されている。
の作用を説明する。時分割多重化信号は，１フレームが
Ｎ個のタイムスロットからなり，順次のフレームのタイ
ムスロットの信号は，ａ，ｂ，…，ｚ，ａ’，ｂ’，…
，ｚ’，ａ”，ｂ”，…，ｚ”で示されている。
【００１３】タイムスロット周期に同期したＣｌｏｃｋ
は，Ｎ進カウンタ１によりカウントされ，Ａ０ 〜の
ビットで表わされるＮ個の連続アドレス０，１，２，…
，Ｎ−１を周期的に発生する。各アドレスごとにメモリ
アクセスが行われ，読み出しＯＵＴと書き込みＩＮが実
行される。最初の１周期のアクセスでは信号ａ，ｂ，…
，ｚの書き込みＩＮのみが行われ，読み出し信号は空白
である。
は，Ｎ進カウンタ１によりカウントされ，Ａ０ 〜の
ビットで表わされるＮ個の連続アドレス０，１，２，…
，Ｎ−１を周期的に発生する。各アドレスごとにメモリ
アクセスが行われ，読み出しＯＵＴと書き込みＩＮが実
行される。最初の１周期のアクセスでは信号ａ，ｂ，…
，ｚの書き込みＩＮのみが行われ，読み出し信号は空白
である。
【００１４】次の１周期のアクセスでは，読み出しＯＵ
Ｔに信号ａ，ｂ，…，ｚが現われ，並行して信号ａ’，
ｂ’，…，ｚ’の書き込みＩＮが実行される。同様に次
の１周期のアクセスでは，信号ａ’，ｂ’，…，ｚ’の
読み出しＯＵＴと信号ａ”，ｂ”，…，ｚ”の書き込み
ＩＮとが並行して実行される。
Ｔに信号ａ，ｂ，…，ｚが現われ，並行して信号ａ’，
ｂ’，…，ｚ’の書き込みＩＮが実行される。同様に次
の１周期のアクセスでは，信号ａ’，ｂ’，…，ｚ’の
読み出しＯＵＴと信号ａ”，ｂ”，…，ｚ”の書き込み
ＩＮとが並行して実行される。
【００１５】入力信号とメモリ２からの読み出し信号と
の間にはタイミングのずれがあるため，メモリ２からの
読み出し信号はフリップフロップ４に一時的に書き込ま
れ，タイミング調整が行われる。比較器５は，フリップ
フロップ４のＱ端子出力と，直接の信号入力とを連続的
に比較し，一致時に“０”，不一致時に“１”となる微
分信号Δａ，Δｂ，…，Δｚ，…を出力する。
の間にはタイミングのずれがあるため，メモリ２からの
読み出し信号はフリップフロップ４に一時的に書き込ま
れ，タイミング調整が行われる。比較器５は，フリップ
フロップ４のＱ端子出力と，直接の信号入力とを連続的
に比較し，一致時に“０”，不一致時に“１”となる微
分信号Δａ，Δｂ，…，Δｚ，…を出力する。
【００１６】
【実施例】図３は，本発明実施例回路の構成図であり，
図４はそのタイミング図である。この実施例ではフレー
ム内のタイムスロットの数は５個とされる。６は，３ビ
ットの５進カウンタ（ＣＴＲ）であり，Ｃｌｏｃｋ を
カウントして，５個のタイムスロットの各々に対応して
，０００，００１，０１０，０１１，１００で１巡する
３ビットＡ０ 〜Ａ２ の連続アドレスを発生する。
図４はそのタイミング図である。この実施例ではフレー
ム内のタイムスロットの数は５個とされる。６は，３ビ
ットの５進カウンタ（ＣＴＲ）であり，Ｃｌｏｃｋ を
カウントして，５個のタイムスロットの各々に対応して
，０００，００１，０１０，０１１，１００で１巡する
３ビットＡ０ 〜Ａ２ の連続アドレスを発生する。
【００１７】７は，１ポートＲＡＭであり，各アドレス
ごとに読み出しＯＵＴと書き込みＩＮとを交互に並行し
て実行する。８は，３ステート制御付バッファであり，
Ｃｌｏｃｋ の“１”レベルで入力信号を１ポートＲＡ
Ｍ７に印加して書き込みを行わせ，Ｃｌｏｃｋ の“０
”レベルでは入力信号を切り離して，１ポートＲＡＭ７
から読み出された信号を有効化する。
ごとに読み出しＯＵＴと書き込みＩＮとを交互に並行し
て実行する。８は，３ステート制御付バッファであり，
Ｃｌｏｃｋ の“１”レベルで入力信号を１ポートＲＡ
Ｍ７に印加して書き込みを行わせ，Ｃｌｏｃｋ の“０
”レベルでは入力信号を切り離して，１ポートＲＡＭ７
から読み出された信号を有効化する。
【００１８】９は，フリップフロップ（ＦＦ）であり，
１ポートＲＡＭ７から読み出された信号を一時的に保持
する。１０は，禁止ゲートであり，フリップフロップ９
のＱ端子出力が“０”で信号入力が“１”のとき，すな
わちフレーム間で“０”から“１”への信号変化があっ
たとき，“１”となる微分信号Δａ，Δｂ，…を出力す
る。
１ポートＲＡＭ７から読み出された信号を一時的に保持
する。１０は，禁止ゲートであり，フリップフロップ９
のＱ端子出力が“０”で信号入力が“１”のとき，すな
わちフレーム間で“０”から“１”への信号変化があっ
たとき，“１”となる微分信号Δａ，Δｂ，…を出力す
る。
【００１９】この実施例は，“０”から“１”への立上
り変化のみを検出する微分回路として機能する。この実
施例ではメモリとして１ポートＲＡＭが用いられたが，
同一構成の２ポートＲＡＭを１個用い，一方が書き込み
中に他方を読み出し，フレームごとに各ＲＡＭの動作を
交互に切り替えるようにしてもよい。
り変化のみを検出する微分回路として機能する。この実
施例ではメモリとして１ポートＲＡＭが用いられたが，
同一構成の２ポートＲＡＭを１個用い，一方が書き込み
中に他方を読み出し，フレームごとに各ＲＡＭの動作を
交互に切り替えるようにしてもよい。
【００２０】
【発明の効果】本発明によれば，シリアル・パラレル変
換回路やパラレル・シリアル変換回路を用いず，比較器
は各タイムスロットの信号に対して共通に用いられるた
め，回路規模は大幅に縮小され，ハード量とコストの低
減が可能となる。
換回路やパラレル・シリアル変換回路を用いず，比較器
は各タイムスロットの信号に対して共通に用いられるた
め，回路規模は大幅に縮小され，ハード量とコストの低
減が可能となる。
【図１】本発明の原理図である。
【図２】本発明の作用を説明するタイミング図である。
【図３】本発明実施例回路の構成図である。
【図４】本発明実施例回路のタイミング図である。
【図５】従来の微分回路の１例の構成図である。
【図６】従来の微分回路のタイミング図である。
１…Ｎ進カウンタ
２…メモリ
３…３ステート制御付バッファ
４…フリップフロップ
５…比較器
Claims (3)
- 【請求項１】 時分割多重化信号を入力として，時系
列上で順次のフレーム間で各対応する時分割された信号
同士の変化を検出する微分回路において，１フレーム分
の時分割多重化信号を記憶できるメモリ（２）と上記メ
モリ（２から読み出した時分割多重化信号と入力された
時分割多重化信号とをタイムスロットごとに比較する比
較器（５）とを設け，入力された時分割多重化信号を１
フレームごとに順次上記メモリ（２）に書き込んで次の
フレーム周期で読み出し，この読み出しと並行して次の
フレームの時分割多重化信号を上記メモリ（２）に書き
込むようにし，上記メモリ（２）から読み出された先の
フレーム周期の時分割多重化信号と現在入力されている
時分割多重化信号とを上記比較器（５）により，同じタ
イムスロットの信号同士の比較を行い変化を検出するこ
とを特徴とする時分割多重化信号の微分回路。 - 【請求項２】 請求項１において，メモリ（２）とし
て２ポートのＲＡＭを用いたことを特徴とする時分割多
重化信号の微分回路。 - 【請求項３】 請求項１において，メモリ（２）とし
て２つのＲＡＭを用い，読み出しと書き込みに交互に切
り替えて使用することを特徴とする時分割多重化信号の
微分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057303A JPH04291839A (ja) | 1991-03-20 | 1991-03-20 | 時分割多重化信号の微分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057303A JPH04291839A (ja) | 1991-03-20 | 1991-03-20 | 時分割多重化信号の微分回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291839A true JPH04291839A (ja) | 1992-10-15 |
Family
ID=13051793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057303A Withdrawn JPH04291839A (ja) | 1991-03-20 | 1991-03-20 | 時分割多重化信号の微分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017505031A (ja) * | 2013-12-28 | 2017-02-09 | インテル コーポレイション | エミュレーションにおけるパーティショニングおよびプラットフォームのプロトタイピングを用いたダイナミックインターコネクト |
-
1991
- 1991-03-20 JP JP3057303A patent/JPH04291839A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017505031A (ja) * | 2013-12-28 | 2017-02-09 | インテル コーポレイション | エミュレーションにおけるパーティショニングおよびプラットフォームのプロトタイピングを用いたダイナミックインターコネクト |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |