JPH057387A - タイムスロツト入れ替え回路 - Google Patents
タイムスロツト入れ替え回路Info
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- JPH057387A JPH057387A JP2768191A JP2768191A JPH057387A JP H057387 A JPH057387 A JP H057387A JP 2768191 A JP2768191 A JP 2768191A JP 2768191 A JP2768191 A JP 2768191A JP H057387 A JPH057387 A JP H057387A
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- JP
- Japan
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- shift register
- data
- time slot
- clock
- memory
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 小規模な回路構成にてタイムスロット入れ替
えを実現することを目的とする。 【構成】 予め定めた周期内に多重化された各チャネル
のデータのタイムスロットを入れ替え、データを送受信
する多重化装置において、シフトレジスタ部１２，１３
と、分周回路２０と、書き込み制御部２１とを有し、メ
モリとして動作させる上記シフトレジスタ部１２，１３
へのクロックを制御することにより多重化データのタイ
ムスロットの入れ替えを行うタイムスロット入れ替え回
路。
えを実現することを目的とする。 【構成】 予め定めた周期内に多重化された各チャネル
のデータのタイムスロットを入れ替え、データを送受信
する多重化装置において、シフトレジスタ部１２，１３
と、分周回路２０と、書き込み制御部２１とを有し、メ
モリとして動作させる上記シフトレジスタ部１２，１３
へのクロックを制御することにより多重化データのタイ
ムスロットの入れ替えを行うタイムスロット入れ替え回
路。
Description
【０００１】
【産業上の利用分野】本発明は、各チャネルのデータを
多重化して送受信する多重化装置に関し、特に決められ
たタイムスロット位置のデータを入れ替えるタイムスロ
ット入れ替え回路に関する。
多重化して送受信する多重化装置に関し、特に決められ
たタイムスロット位置のデータを入れ替えるタイムスロ
ット入れ替え回路に関する。
【０００２】
【従来の技術】従来、この種の予め定めた周期内に多重
化された各チャネルの多重化データのタイムスロットを
入れ替え、データを送受信する多重化装置がある。この
多重化装置におけるタイムスロット入れ替え回路は、Ｅ
Ｓ（エラースティックメモリ）とそのＥＳの読みだしお
よび書き込み等に使用する各種クロックを制御すること
により、データを処理していた。
化された各チャネルの多重化データのタイムスロットを
入れ替え、データを送受信する多重化装置がある。この
多重化装置におけるタイムスロット入れ替え回路は、Ｅ
Ｓ（エラースティックメモリ）とそのＥＳの読みだしお
よび書き込み等に使用する各種クロックを制御すること
により、データを処理していた。
【０００３】図３は従来の一例を示す回路構成図であ
る。図３におけるタイムスロット入れ替え装置は、メモ
リ部であるＥＳ部１、書き込み制御部２、及び読みだし
制御部３を有している。
る。図３におけるタイムスロット入れ替え装置は、メモ
リ部であるＥＳ部１、書き込み制御部２、及び読みだし
制御部３を有している。
【０００４】次に、図３および図４を用いて動作を説明
する。ＥＳ部１には、読みだし及び書き込み用のクロッ
クｆが常に入力されている。多重化された入力データａ
は、書き込み制御部２からのパルスであるＷＲ（ライト
リセット）信号ｂによりＥＳ内のメモリにおけるアドレ
ス「０」からＥＳ部１へ書き込まれる。このとき、多重
化データ内において不要なデータは、書き込み制御部１
４からのＷＩ（ライトインビット）信号ｃが「Ｌ」のと
きにはＥＳ部１へ書き込まれず、ＷＩ信号ｃが「Ｈ」の
ときのみ必要なチャネルのデータがＥＳ部１に書き込ま
れる。そして、読みだし制御部３からのＲＲ（リードセ
ット）信号ｄにて、フレーム内の決められたタイムスロ
ット位置にＥＳ内のメモリにおけるアドレス「０」から
記憶されているデータが順次出力され、多重化データの
タイムスロットを入れ替えていた。
する。ＥＳ部１には、読みだし及び書き込み用のクロッ
クｆが常に入力されている。多重化された入力データａ
は、書き込み制御部２からのパルスであるＷＲ（ライト
リセット）信号ｂによりＥＳ内のメモリにおけるアドレ
ス「０」からＥＳ部１へ書き込まれる。このとき、多重
化データ内において不要なデータは、書き込み制御部１
４からのＷＩ（ライトインビット）信号ｃが「Ｌ」のと
きにはＥＳ部１へ書き込まれず、ＷＩ信号ｃが「Ｈ」の
ときのみ必要なチャネルのデータがＥＳ部１に書き込ま
れる。そして、読みだし制御部３からのＲＲ（リードセ
ット）信号ｄにて、フレーム内の決められたタイムスロ
ット位置にＥＳ内のメモリにおけるアドレス「０」から
記憶されているデータが順次出力され、多重化データの
タイムスロットを入れ替えていた。
【０００５】
【発明が解決しようとする課題】上述した従来のタイム
スロット入れ替え回路は、ＥＳ部１及びその制御回路を
使用し多重化データのタイムスロット入れ替えを処理す
るという構成をしていたため、ＰＫＧ内の実装スペース
が制約されるとともに、高価なＥＳ部１を用いることに
より価格が高くなるという欠点がある。
スロット入れ替え回路は、ＥＳ部１及びその制御回路を
使用し多重化データのタイムスロット入れ替えを処理す
るという構成をしていたため、ＰＫＧ内の実装スペース
が制約されるとともに、高価なＥＳ部１を用いることに
より価格が高くなるという欠点がある。
【０００６】それ故に、本発明の課題は、小規模な回路
構成にてタイムスロット入れ替えを行うことができるタ
イムスロット入れ替え回路を提供することにある。
構成にてタイムスロット入れ替えを行うことができるタ
イムスロット入れ替え回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、予め定
めた周期内に多重化された各チャネルの多重化データの
タイムスロットを入れ替え、上記データを送受信する多
重化装置において、メモリとして動作させるシフトレジ
スタ部を有し、該シフトレジスタ部へのクロックを制御
することにより上記多重化データのタイムスロットの入
れ替えを行うことを特徴とするタイムスロット入れ替え
回路が得られる。また、本発明によれば、予め定めた周
期内に多重化された各チャネルの多重化データのタイム
スロットを入れ替え、多重化データを送受信する多重化
装置において、書き込み制御部と、該書き込み制御部か
ら送られる信号を分周する分周回路と、上記書き込み制
御部及び上記分周回路からの出力信号を入力するクロッ
クセレクタ部と、メモリとして動作するシフトレジスタ
部と、該シフトレジスタ部からのメモリの出力を選択
し、多重化データを出力するデータ出力セレクタ部とを
有し、上記シフトレジスタ部へのクロックを制御するこ
とにより上記多重化データのタイムスロットの入れ替え
を行うことを特徴とするタイムスロット入れ替え回路が
得られる。
めた周期内に多重化された各チャネルの多重化データの
タイムスロットを入れ替え、上記データを送受信する多
重化装置において、メモリとして動作させるシフトレジ
スタ部を有し、該シフトレジスタ部へのクロックを制御
することにより上記多重化データのタイムスロットの入
れ替えを行うことを特徴とするタイムスロット入れ替え
回路が得られる。また、本発明によれば、予め定めた周
期内に多重化された各チャネルの多重化データのタイム
スロットを入れ替え、多重化データを送受信する多重化
装置において、書き込み制御部と、該書き込み制御部か
ら送られる信号を分周する分周回路と、上記書き込み制
御部及び上記分周回路からの出力信号を入力するクロッ
クセレクタ部と、メモリとして動作するシフトレジスタ
部と、該シフトレジスタ部からのメモリの出力を選択
し、多重化データを出力するデータ出力セレクタ部とを
有し、上記シフトレジスタ部へのクロックを制御するこ
とにより上記多重化データのタイムスロットの入れ替え
を行うことを特徴とするタイムスロット入れ替え回路が
得られる。
【０００８】
【実施例】次に本発明のタイムスロット入れ替え回路に
ついて、図面を参照して説明をする。図１は本発明のタ
イムスロット入れ替え回路の一実施例を示す回路構成図
である。図１におけるタイムスロット入れ替え回路は、
書き込み制御部２１と、書き込み制御部２１から送られ
るＷＲ信号ｂを分周する分周回路２０と、書き込み制御
部２１及び分周回路２０からの出力信号ｃ，ｄをそれぞ
れ入力する２つのクロックセレクタ部１５，１６と、メ
モリとして動作する２つのシフトレジスタ部１２，１３
と、多重化データを出力するデータ出力セレクタ部１４
とを有している。また、タイムスロット入れ替え回路
は、２つの論理集積回路１７，１８と負論理回路１９と
を有している。
ついて、図面を参照して説明をする。図１は本発明のタ
イムスロット入れ替え回路の一実施例を示す回路構成図
である。図１におけるタイムスロット入れ替え回路は、
書き込み制御部２１と、書き込み制御部２１から送られ
るＷＲ信号ｂを分周する分周回路２０と、書き込み制御
部２１及び分周回路２０からの出力信号ｃ，ｄをそれぞ
れ入力する２つのクロックセレクタ部１５，１６と、メ
モリとして動作する２つのシフトレジスタ部１２，１３
と、多重化データを出力するデータ出力セレクタ部１４
とを有している。また、タイムスロット入れ替え回路
は、２つの論理集積回路１７，１８と負論理回路１９と
を有している。
【０００９】図２は、本発明の動作を示すものである。
図１及び図２を参照して動作を説明する。図１におい
て、書き込み制御部２１から送られるパルスであるＷＲ
信号ｂを分周回路２０へ入力し、この分周回路２０の出
力信号ｄが「Ｈ」のとき、一方のシフトレジスタ部１２
が書き込み用メモリとなる。このとき、同じく書き込み
制御部２１から出力されるＷＩ出力信号ｃは、一方のク
ロックセレクタ部１５を通じ論理積回路１７に入力され
る。一方のクロックセレクタ部１５は「Ｈ」の信号を理
論積回路１８へ出力する。理論積回路１７，１８では、
クロックセレクタ部１５，１６の出力信号が「Ｈ」のと
きにはメモリの書き込み及び読みだし用のクロックｆを
そのまま出力し、「Ｌ」のときには止めるようにクロッ
クｆを制御する。
図１及び図２を参照して動作を説明する。図１におい
て、書き込み制御部２１から送られるパルスであるＷＲ
信号ｂを分周回路２０へ入力し、この分周回路２０の出
力信号ｄが「Ｈ」のとき、一方のシフトレジスタ部１２
が書き込み用メモリとなる。このとき、同じく書き込み
制御部２１から出力されるＷＩ出力信号ｃは、一方のク
ロックセレクタ部１５を通じ論理積回路１７に入力され
る。一方のクロックセレクタ部１５は「Ｈ」の信号を理
論積回路１８へ出力する。理論積回路１７，１８では、
クロックセレクタ部１５，１６の出力信号が「Ｈ」のと
きにはメモリの書き込み及び読みだし用のクロックｆを
そのまま出力し、「Ｌ」のときには止めるようにクロッ
クｆを制御する。
【００１０】そして、一方のシフトレジスタ部１２に
は、入力データａの中で必要なデータの位置のときだけ
クロックｆが入力されるように制御して、一方のシフト
レジスタ部１２内に必要なデータのみを記憶させる。
は、入力データａの中で必要なデータの位置のときだけ
クロックｆが入力されるように制御して、一方のシフト
レジスタ部１２内に必要なデータのみを記憶させる。
【００１１】次の周期において、ＷＲ信号ｂのパルスが
分周回路２０に入力されると分周回路２０の出力信号ｄ
は逆に「Ｌ」となり回路内において、一方のシフトレジ
スタ部１２が読みだし用メモリ、他方のシフトレジスタ
部１３が書き込み用メモリとなる。一方のシフトレジス
タ部１２には、常にクロックｆが入力されるように理論
積回路１７に一方のクロックセレクタ部１５から「Ｈ」
が入力される。他方のシフトレジスタ部１３からはタイ
ムスロットを入れ替えたデータが出力される。同時に一
方のシフトレジスタ部１２は書き込みメモリとして動作
する。このように、ＷＲ信号ｂのパルスが入力する周期
ごとに、シフトレジスタ部１２及び１３を書き込み用と
読みだし用と交互に変化させる。さらに、２つのシフレ
ジスタ部１２及び１３からの出力をデータ出力セレクタ
部１４によって、常に読みだし側のメモリの出力を選択
させる。データ出力セレクタ部１４はタイムスロット入
れ替えをしたデータｅを出力する。
分周回路２０に入力されると分周回路２０の出力信号ｄ
は逆に「Ｌ」となり回路内において、一方のシフトレジ
スタ部１２が読みだし用メモリ、他方のシフトレジスタ
部１３が書き込み用メモリとなる。一方のシフトレジス
タ部１２には、常にクロックｆが入力されるように理論
積回路１７に一方のクロックセレクタ部１５から「Ｈ」
が入力される。他方のシフトレジスタ部１３からはタイ
ムスロットを入れ替えたデータが出力される。同時に一
方のシフトレジスタ部１２は書き込みメモリとして動作
する。このように、ＷＲ信号ｂのパルスが入力する周期
ごとに、シフトレジスタ部１２及び１３を書き込み用と
読みだし用と交互に変化させる。さらに、２つのシフレ
ジスタ部１２及び１３からの出力をデータ出力セレクタ
部１４によって、常に読みだし側のメモリの出力を選択
させる。データ出力セレクタ部１４はタイムスロット入
れ替えをしたデータｅを出力する。
【００１２】
【発明の効果】以上、実施例により説明したように、本
発明のタイムスロット入れ替え回路によると、周期ごと
に２つのシフトレジスタ部を、読みだし用と書き込み用
とで交互に制御しデータのタイムスロット入れ替えを行
うことにより。ＥＳなどの高価なＩＣを使用せずに、か
つ小規模な回路構成にてタイムスロット入れ替え回路が
実現できるという効果がある。
発明のタイムスロット入れ替え回路によると、周期ごと
に２つのシフトレジスタ部を、読みだし用と書き込み用
とで交互に制御しデータのタイムスロット入れ替えを行
うことにより。ＥＳなどの高価なＩＣを使用せずに、か
つ小規模な回路構成にてタイムスロット入れ替え回路が
実現できるという効果がある。
【図１】本発明のタイムスロット入れ替え回路の一実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図２】図１のタイムスロット入れ替え回路の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図３】従来のタイムスロット入れ替え回路の構成を示
すブロック図である。
すブロック図である。
【図４】図３のタイムスロット入れ替え回路の動作を示
すタイミングチャートである。
すタイミングチャートである。
１ ＥＳ部
３ 読みだし制御部
１２ シフトレジスタ部
１３ シフトレジスタ部
１４ データ出力セレクタ部
１５ クロックセレクタ部
１６ クロックセレクタ部
１７ 理論積回路
１８ 理論積回路
１９ 負理論回路
２０ 分周回路
２１ 書き込み制御部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年５月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項 ２
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、各チャネルのデータを
多重化して送受信する多重化装置に関し、特に決められ
たタイムスロット位置のデータを入れ替えるタイムスロ
ット入れ替え回路に関する。
多重化して送受信する多重化装置に関し、特に決められ
たタイムスロット位置のデータを入れ替えるタイムスロ
ット入れ替え回路に関する。
【０００２】
【従来の技術】従来、この種の予め定めた周期内に多重
化された各チャネルの多重化データのタイムスロットを
入れ替え、データを送受信する多重化装置がある。この
多重化装置におけるタイムスロット入れ替え回路は、Ｅ
Ｓ（エラースティックメモリ）とそのＥＳの読みだしお
よび書き込み等に使用する各種クロックを制御すること
により、データを処理していた。
化された各チャネルの多重化データのタイムスロットを
入れ替え、データを送受信する多重化装置がある。この
多重化装置におけるタイムスロット入れ替え回路は、Ｅ
Ｓ（エラースティックメモリ）とそのＥＳの読みだしお
よび書き込み等に使用する各種クロックを制御すること
により、データを処理していた。
【０００３】図３は従来の一例を示す回路構成図であ
る。図３におけるタイムスロット入れ替え装置は、メモ
リ部であるＥＳ部１、書き込み制御部２、及び読みだし
制御部３を有している。
る。図３におけるタイムスロット入れ替え装置は、メモ
リ部であるＥＳ部１、書き込み制御部２、及び読みだし
制御部３を有している。
【０００４】次に、図３および図４を用いて動作を説明
する。ＥＳ部１には、読みだし及び書き込み用のクロッ
クｆが常に入力されている。多重化された入力データａ
は、書き込み制御部２からのパルスであるＷＲ（ライト
リセット）信号ｂによりＥＳ内のメモリにおけるアドレ
ス「０」からＥＳ部１へ書き込まれる。このとき、多重
化データ内において不要なデータは、書き込み制御部１
４からのＷＩ（ライトインビット）信号ｃが「Ｌ」のと
きにはＥＳ部１へ書き込まれず、ＷＩ信号ｃが「Ｈ」の
ときのみ必要なチャネルのデータがＥＳ部１に書き込ま
れる。そして、読みだし制御部３からのＲＲ（リードセ
ット）信号ｄにて、フレーム内の決められたタイムスロ
ット位置にＥＳ内のメモリにおけるアドレス「０」から
記憶されているデータが順次出力され、多重化データの
タイムスロットを入れ替えていた。
する。ＥＳ部１には、読みだし及び書き込み用のクロッ
クｆが常に入力されている。多重化された入力データａ
は、書き込み制御部２からのパルスであるＷＲ（ライト
リセット）信号ｂによりＥＳ内のメモリにおけるアドレ
ス「０」からＥＳ部１へ書き込まれる。このとき、多重
化データ内において不要なデータは、書き込み制御部１
４からのＷＩ（ライトインビット）信号ｃが「Ｌ」のと
きにはＥＳ部１へ書き込まれず、ＷＩ信号ｃが「Ｈ」の
ときのみ必要なチャネルのデータがＥＳ部１に書き込ま
れる。そして、読みだし制御部３からのＲＲ（リードセ
ット）信号ｄにて、フレーム内の決められたタイムスロ
ット位置にＥＳ内のメモリにおけるアドレス「０」から
記憶されているデータが順次出力され、多重化データの
タイムスロットを入れ替えていた。
【０００５】
【発明が解決しようとする課題】上述した従来のタイム
スロット入れ替え回路は、ＥＳ部１及びその制御回路を
使用し多重化データのタイムスロット入れ替えを処理す
るという構成をしていたため、ＰＫＧ内の実装スペース
が制約されるとともに、高価なＥＳ部１を用いることに
より価格が高くなるという欠点がある。
スロット入れ替え回路は、ＥＳ部１及びその制御回路を
使用し多重化データのタイムスロット入れ替えを処理す
るという構成をしていたため、ＰＫＧ内の実装スペース
が制約されるとともに、高価なＥＳ部１を用いることに
より価格が高くなるという欠点がある。
【０００６】それ故に、本発明の課題は、小規模な回路
構成にてタイムスロット入れ替えを行うことができるタ
イムスロット入れ替え回路を提供することにある。
構成にてタイムスロット入れ替えを行うことができるタ
イムスロット入れ替え回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、予め定
めた周期内に多重化された各チャネルの多重化データの
タイムスロットを入れ替え、上記データを送受信する多
重化装置において、メモリとして動作させるシフトレジ
スタ部を有し、該シフトレジスタ部へのクロックを制御
することにより上記多重化データのタイムスロットの入
れ替えを行うことを特徴とするタイムスロット入れ替え
回路が得られる。また、本発明によれば、予め定めた周
期内に多重化された各チャネルの多重化データのタイム
スロットを入れ替え、多重化データを送受信する多重化
装置において、書き込み制御部と、該書き込み制御部か
ら送られる信号を分周する分周回路と、上記書き込み制
御部及び上記分周回路からの出力信号を入力するクロッ
クセレクタ部と、メモリとして動作するシフトレジスタ
部と、該シフトレジスタ部からのメモリの出力を選択
し、多重化データを出力するデータ出力セレクタ部とを
有し、上記シフトレジスタ部へのクロックを制御するこ
とにより上記多重化データのタイムスロットの入れ替え
を行うことを特徴とするタイムスロット入れ替え回路が
得られる。
めた周期内に多重化された各チャネルの多重化データの
タイムスロットを入れ替え、上記データを送受信する多
重化装置において、メモリとして動作させるシフトレジ
スタ部を有し、該シフトレジスタ部へのクロックを制御
することにより上記多重化データのタイムスロットの入
れ替えを行うことを特徴とするタイムスロット入れ替え
回路が得られる。また、本発明によれば、予め定めた周
期内に多重化された各チャネルの多重化データのタイム
スロットを入れ替え、多重化データを送受信する多重化
装置において、書き込み制御部と、該書き込み制御部か
ら送られる信号を分周する分周回路と、上記書き込み制
御部及び上記分周回路からの出力信号を入力するクロッ
クセレクタ部と、メモリとして動作するシフトレジスタ
部と、該シフトレジスタ部からのメモリの出力を選択
し、多重化データを出力するデータ出力セレクタ部とを
有し、上記シフトレジスタ部へのクロックを制御するこ
とにより上記多重化データのタイムスロットの入れ替え
を行うことを特徴とするタイムスロット入れ替え回路が
得られる。
【０００８】
【実施例】次に本発明のタイムスロット入れ替え回路に
ついて、図面を参照して説明をする。図１は本発明のタ
イムスロット入れ替え回路の一実施例を示す回路構成図
である。図１におけるタイムスロット入れ替え回路は、
書き込み制御部２１と、書き込み制御部２１から送られ
るＷＲ信号ｂを分周する分周回路２０と、書き込み制御
部２１及び分周回路２０からの出力信号ｃ，ｄをそれぞ
れ入力する２つのクロックセレクタ部１５，１６と、メ
モリとして動作する２つのシフトレジスタ部１２，１３
と、多重化データを出力するデータ出力セレクタ部１４
とを有している。また、タイムスロット入れ替え回路
は、２つの論理集積回路１７，１８と負論理回路１９と
を有している。
ついて、図面を参照して説明をする。図１は本発明のタ
イムスロット入れ替え回路の一実施例を示す回路構成図
である。図１におけるタイムスロット入れ替え回路は、
書き込み制御部２１と、書き込み制御部２１から送られ
るＷＲ信号ｂを分周する分周回路２０と、書き込み制御
部２１及び分周回路２０からの出力信号ｃ，ｄをそれぞ
れ入力する２つのクロックセレクタ部１５，１６と、メ
モリとして動作する２つのシフトレジスタ部１２，１３
と、多重化データを出力するデータ出力セレクタ部１４
とを有している。また、タイムスロット入れ替え回路
は、２つの論理集積回路１７，１８と負論理回路１９と
を有している。
【０００９】図２は、本発明の動作を示すものである。
図１及び図２を参照して動作を説明する。図１におい
て、書き込み制御部２１から送られるパルスであるＷＲ
信号ｂを分周回路２０へ入力し、この分周回路２０の出
力信号ｄが「Ｈ」のとき、一方のシフトレジスタ部１２
が書き込み用メモリとなる。このとき、同じく書き込み
制御部２１から出力されるＷＩ出力信号ｃは、一方のク
ロックセレクタ部１５を通じ論理積回路１７に入力され
る。一方のクロックセレクタ部１５は「Ｈ」の信号を理
論積回路１８へ出力する。理論積回路１７，１８では、
クロックセレクタ部１５，１６の出力信号が「Ｈ」のと
きにはメモリの書き込み及び読みだし用のクロックｆを
そのまま出力し、「Ｌ」のときには止めるようにクロッ
クｆを制御する。
図１及び図２を参照して動作を説明する。図１におい
て、書き込み制御部２１から送られるパルスであるＷＲ
信号ｂを分周回路２０へ入力し、この分周回路２０の出
力信号ｄが「Ｈ」のとき、一方のシフトレジスタ部１２
が書き込み用メモリとなる。このとき、同じく書き込み
制御部２１から出力されるＷＩ出力信号ｃは、一方のク
ロックセレクタ部１５を通じ論理積回路１７に入力され
る。一方のクロックセレクタ部１５は「Ｈ」の信号を理
論積回路１８へ出力する。理論積回路１７，１８では、
クロックセレクタ部１５，１６の出力信号が「Ｈ」のと
きにはメモリの書き込み及び読みだし用のクロックｆを
そのまま出力し、「Ｌ」のときには止めるようにクロッ
クｆを制御する。
【００１０】そして、一方のシフトレジスタ部１２に
は、入力データａの中で必要なデータの位置のときだけ
クロックｆが入力されるように制御して、一方のシフト
レジスタ部１２内に必要なデータのみを記憶させる。
は、入力データａの中で必要なデータの位置のときだけ
クロックｆが入力されるように制御して、一方のシフト
レジスタ部１２内に必要なデータのみを記憶させる。
【００１１】次の周期において、ＷＲ信号ｂのパルスが
分周回路２０に入力されると分周回路２０の出力信号ｄ
は逆に「Ｌ」となり回路内において、一方のシフトレジ
スタ部１２が読みだし用メモリ、他方のシフトレジスタ
部１３が書き込み用メモリとなる。一方のシフトレジス
タ部１２には、常にクロックｆが入力されるように理論
積回路１７に一方のクロックセレクタ部１５から「Ｈ」
が入力される。他方のシフトレジスタ部１３からはタイ
ムスロットを入れ替えたデータが出力される。同時に一
方のシフトレジスタ部１２は書き込みメモリとして動作
する。このように、ＷＲ信号ｂのパルスが入力する周期
ごとに、シフトレジスタ部１２及び１３を書き込み用と
読みだし用と交互に変化させる。さらに、２つのシフレ
ジスタ部１２及び１３からの出力をデータ出力セレクタ
部１４によって、常に読みだし側のメモリの出力を選択
させる。データ出力セレクタ部１４はタイムスロット入
れ替えをしたデータｅを出力する。
分周回路２０に入力されると分周回路２０の出力信号ｄ
は逆に「Ｌ」となり回路内において、一方のシフトレジ
スタ部１２が読みだし用メモリ、他方のシフトレジスタ
部１３が書き込み用メモリとなる。一方のシフトレジス
タ部１２には、常にクロックｆが入力されるように理論
積回路１７に一方のクロックセレクタ部１５から「Ｈ」
が入力される。他方のシフトレジスタ部１３からはタイ
ムスロットを入れ替えたデータが出力される。同時に一
方のシフトレジスタ部１２は書き込みメモリとして動作
する。このように、ＷＲ信号ｂのパルスが入力する周期
ごとに、シフトレジスタ部１２及び１３を書き込み用と
読みだし用と交互に変化させる。さらに、２つのシフレ
ジスタ部１２及び１３からの出力をデータ出力セレクタ
部１４によって、常に読みだし側のメモリの出力を選択
させる。データ出力セレクタ部１４はタイムスロット入
れ替えをしたデータｅを出力する。
【００１２】
【発明の効果】以上、実施例により説明したように、本
発明のタイムスロット入れ替え回路によると、周期ごと
に２つのシフトレジスタ部を、読みだし用と書き込み用
とで交互に制御しデータのタイムスロット入れ替えを行
うことにより。ＥＳなどの高価なＩＣを使用せずに、か
つ小規模な回路構成にてタイムスロット入れ替え回路が
実現できるという効果がある。
発明のタイムスロット入れ替え回路によると、周期ごと
に２つのシフトレジスタ部を、読みだし用と書き込み用
とで交互に制御しデータのタイムスロット入れ替えを行
うことにより。ＥＳなどの高価なＩＣを使用せずに、か
つ小規模な回路構成にてタイムスロット入れ替え回路が
実現できるという効果がある。
Claims (2)
- 【請求項１】 予め定めた周期内に多重化された各チャ
ネルの多重化データのタイムスロットを入れ替え、上記
多重化データを送受信する多重化装置において、メモリ
として動作させるシフトレジスタ部を有し、該シフトレ
ジスタ部へのクロックを制御することにより上記多重化
データのタイムスロットの入れ替えを行うことを特徴と
するタイムスロット入れ替え回路。 - 【請求項２】 予め定めた周期内に多重化された各チャ
ネルの多重化データのタイムスロットを入れ替え、多重
化データを送受信する多重化装置において、書き込み制
御部と、該書き込み制御部から送られる信号を分周する
分周回路と、上記書き込み制御部及び上記分周回路から
の出力信号を入力するクロックセレクタ部と、メモリと
して動作するシフトレジスタ部と、該シフトレジスタ部
からのメモリの出力を選択し、多重化データを出力する
データ出力セレクタ部とを有し、上記シフトレジスタ部
へのクロックを制御することにより上記多重化データの
タイムスロットの入れ替えを行うことを特徴とするタイ
ムスロット入れ替え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2768191A JPH057387A (ja) | 1991-01-30 | 1991-01-30 | タイムスロツト入れ替え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2768191A JPH057387A (ja) | 1991-01-30 | 1991-01-30 | タイムスロツト入れ替え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH057387A true JPH057387A (ja) | 1993-01-14 |
Family
ID=12227715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2768191A Withdrawn JPH057387A (ja) | 1991-01-30 | 1991-01-30 | タイムスロツト入れ替え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH057387A (ja) |
-
1991
- 1991-01-30 JP JP2768191A patent/JPH057387A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |