KR0137148B1 - 전전자 교환기의 링크 처리 시스템(lpmb-e) - Google Patents

Abstract

본 발명은 전전자 교환기의 링크 처리 시스템에 관한 것으로, 특히 시스템 하드웨어 축소 및 기능 개선으로 운용 및 유지보수, 가격 효율등을 증대 시킬 수 있는 전전자 교환기의 링크 처리 시스템에 관한 것이다.

본 발명에서 제공하는 전전자 교환기의 LPMB-E는 알람 드라이버와, NMI 제너레이터와, PIO 회로와, 입출력 디코더와, 알람 인터페이스와, SIO 회로와, DMA 회로와, 클럭 제너레이터와, 메인 프로세서와, 다수의 버퍼와, MMC 인터페이스와, CTC와, ERU 회로와, 메모리 첵크 회로와, 메인 메모리와, 메모리 셀렉션 회로와, 멀티 플렉서와, 메모리 콘트롤 회로와, 램과, 패리티 검사 회로로 구성되며, 두개의 회로팩으로 구성되었던 기능을 하드웨어의 변경 및 단순화, 칩의 변경등에 의하여 한개의 회로팩으로 발명되어 기준과 유사한 기능을 발휘하면서 교환기 시스템이 간소화될 수 있고 물량 대비 가격의 잇점이 있으며 보드내에서 사용되는 기존 메모리의 단종시 대체 범위가 넓다. 또한, 회로팩의 간소화로 전환됨으로써 전원 공급용 회로팩도 저렴한 가격의 회로팩으로 대체 가능하므로 물량대비 가격의 장점이 생긴다.

Description

전전자 교환기의 링크 처리 시스템(LPMB-E)

제1도는 종래의 전전자 교환기의 LPB-B에 대한 상세 블럭도,

제2도는 종래의 전전자 교환기의 EMB-B에 대한 상세 블럭도,

제3도는 본 발명의 일 실시예에 따른 LPMB-E의 상세 블럭도이다.

*도면의 주요 부분에 대한 부호의 설명*

11:알람 소스 엑세스 회로12:하드웨어 시그널 모니터

13:PIO 회로14:알람 드라이버

15:NMI 제너레이터16:알람 인터페이스

17:SIO 회로18:DMA 회로

19:버퍼20:Z-80 CPU

21:버퍼22:클럭 제너레이터

23:USART 회로24:버퍼

25:CTC31:디코더

32:메모리 프로텍션 유니트33:버퍼

34:메모리 관리 유니트35:메모리(ROM)

36:버퍼37:버퍼

38:멀티플렉서39:DRAM 제어회로

40:버퍼41:시스템 메모리

42:메모리 칩43:에러검출 및 수정회로

51:알람 드라이버52:NMI 제너레이터

53:PIO 회로54:입출력 디코더

55:알람 인터페이스56:SIO 회로

57:DMA 회로58:클럭 제너레이터

59:Z-80 CPU60:버퍼

61:콘트롤 버퍼62:MMC 인터페이스

63:CTC64:ERU 회로

65:메모리 체크 회로66:버퍼

67:메인메모리(ROM)68:메모리 셀렉션 회로

69:멀티 플렉서70:메모리 콘트롤 회로

71:RAM72:패리티 검사회로

본 발명은 전전자 교환기의 링크 처리 시스템(LPMB-E)에 관한 것으로, 특히 시스템의 하드웨어 축소 및 기능 개선으로 운용 및 유지보수, 가격 효율등을 증대 시킬 수 있는 전전자 교환기의 링크 처리 시스템에 관한 것이다.

전전자 교환기란, 특정 전화 가입자와 다수의 일반 가입자간의 음형 연결을 담당하는 장치로서, 가입자가 원하는 타 가입자 선택시 전자 교환 방식에 의해 장치 내부의 프로세서 제어 및 데이타 서비스로 교환기능을 담당하는 시스템을 말한다.

또한 전전자 교환기는 전전자 교환기 프로세서의 동작등에 따라 다수의 레벨로 나뉘게 되는데, 특히 T-레벨은 교환기를 제어하는 프로세서 중 상위 레벨의 해당 프로세서로서 하위 프로세서를 제어하며, 동등 레벨의 프로세서와 관련 정보를 주고 받아 입력 정보에 대해서 하위 레벨 회로를 제어하고 하위 레벨의 정보를 수집하는 기능을 갖는다. 그리고 D-레벨은 교환기를 제어하는 프로세서 중 디바이스 레벨을 말하며, 상위 레벨(T-레벨)로 부터 제어를 받아 하위 레벨 디바이스를 제어하여 정보를 수집한 후 상위 레벨로 보고하는 기능을 갖는다. 또한, 링크 프로세서가 속하는 레벨인 링크 레벨은 타 교환기와의 정보를 주고 받는 프로토콜(protocol)을 담당하는 프로세서 레벨을 말한다.

상기와 같은 전전자 교환기는 교환기를 제어하는 프로세서 보드 부분과 교환기의 각종 데이타를 저장하는 메모리 보드 부분이 분리되어 구성되어 있는데, 이하에 도면을 참고하여 종래의 전전자 교환기의 링크 프로세서 보드 부분과 메모리 보드 부분에 대해 설명한다.

제1도는 종래의 전전자 교환기의 링크 프로세서 보드(LPB-B)에 대한 상세 블럭도이고, 제2도는 종래의 전전자 교환기의 메모리 보드(EMB-B)에 대한 상세 블럭도이다.

제1도를 참조하면, 종래의 전전자 교환기의 LPB-B는 교환기의 각 레벨에서 발생되는 시스템 장애나 경보로서, 조치를 요구하거나 상위로 조치를 보고하기 위한 알람의 발생지로 프로세서를 엑세스하는 알람 소스 엑세스 회로(11)와, 상기 알람 소스 엑세스 회로(12)에 연결되어 하드웨어 시그널을 모니터하는 하드웨어 시그널 모니터(12)와, 상기 하드웨어 시그널 모니터(12)의 출력을 받고, 데이타의 병렬 입출력을 제어하는 병렬 입출력 회로(PIO:Parallel Input Output)(13)와, 상기 PIO 회로(13)에 연결되어 알람을 발생시키는 알람 드라이버(14)와, 상기 PIO 회로(13)에 연결되어 우선 순위 인터럽트를 발생시키는 NMI(Non Maskable Interrupt)제너레이터(15)와, RSS(Remote Subscriber Switch)시스템과 호스트 시스템간 아람의 전송 기능을 말고 있는 알람 인터페이스(16)와, 상기 알람 인터페이스(16)의 신호를 받아 데이타를 직렬로 입출력하는 직렬 입출력 회로(SIO:Serial Input Output)(17)와, 상기 SIO 회로(17)에 연결되어 메모리가 CPU를 거치지 않고 직접 입출력을 하도록 하는 직접 메모리 엑세스(DMA:Direct Memory Acess)회로(18)와, 외부로부터 데이타를 입력 받아 다음 단계로 연결시켜주는 버퍼(19)와, 상기 버퍼(19)를 통한 데이타를 받아들여 처리하는 8비트 프로세서인 Z-80 CPU(20)와, 상기 Z-80 CPU(20)의 출력을 받아 LPB-B 외부로 출력시키는 버퍼(21)와, 클럭을 발생시켜 상기 Z-80 CPU(20) 및 상기 PIO회로(13) 그리고 상기 DMA 회로(28)의 동기를 맞추어 주는 클럭 제너레이터(22)와, 직렬 동기 신호 방식을 사용하며 회로간 직렬 데이타를 일정 형식에 의해 송/수신하기 위한 기능을 가진 USART(Universal Synchronous Asynchronous Reciever and Transmission)회로(23)와, 주변회로인 입, 출력 포트를 코딩하기 위한 디코더(24)와, 상기 USART(23)의 출력 신호에 따라 카운터 또는 타이머로 동작을 하는 카운터 타이머(CTC:Counter Timer Circuit)회로(25)로 구성되며, 특히 상기 PIO 회로(13)와 상기 SIO 회로(17)와 상기 DMA 회로(18)와 상기 CTC 회로(25)와 상기 USART회로(23)는 Z-80 CPU 패밀리라고 한다.

상기와 같이 구성된 종래의 전전자 교환기의 LPB-B는 각 구성요소들의 복합적인 동작에 의해 제어계의 기능을 갖고 있으면서 Host 시스템과 RSS 시스템간의 링크를 제어해 주는 역할을 하며, T-레벨에서 이중화로 구성되어 T-버스 통신 및 데이타 프로세싱의 제어 기능등의 동작을 한다. 또한, CPU의 16비트 어드레싱 타임을 통하여 메모리 보드의 동적 랜덤 엑세스 메모리(DRAM:Dynamic Random Memory)를 엑세스할 수 있도록 메모리 리프레쉬 신호를 제공하며, 주변회로인 입, 출력 포트를 코딩하기 위한 디코더 회로는 온 보드내의 입출력 포트를 비롯한 오프 보드의 입출력 포트를 제어할 수 있다.

그리고, 제2도를 참조하면, 종래의 전전자 교환기의 EMB-B는 전전자 교환기의 각종 데이타를 저장하는 메인 메모리(35)와, 전전자 교환기의 프로세서 보드로 부터 출력되어진 제어신호를 입력받아 디코딩하여 출력시키는 디코더(31)와, 상기 디코더(31)의 출력을 받아 상기 메인 메모리(35)를 검출하는 메모리 프로텍션 유니트(32)와, 외부로 부터 입력된 어드레스를 안정화시키는 버퍼(33)와, 외부로 부터 입력된 데이타를 안정화시키는 버퍼(37)와, 상기 버퍼(33)를 통해 출력된 어드레스 신호중 하나의 신호를 선택하는 멀티 플렉서(38)와, 상기 버퍼(37)를 통해 출력된 데이타 신호를 받아 안정화시키는 버퍼(40)와, 상기 멀티 플렉서(38)의 출력과 상기 버퍼(40)의 출력을 받아 기억시키는 시스템 메모리(41)와, 상기 메모리 프로텍션 유니트(32)의 출력 신호를 기억시키는 메모리 칩(42)와, 상기 시스템 메모리(41)와 상기 메모리 칩(42)를 제어하는 DRAM 제어회로(39)와, 상기 메인 메모리를 관리하는 메모리 관리 유니트(34)와, 상기 메모리 관리 유니트(34)의 출력을 받아 안정화시키는 버퍼(36)와, 각종 에러의 검출 및 수정 기능을 갖으며 처리된 신호를 상기 버퍼(40)으로 전송시키는 에러 검출 및 수정 회로(43)로 구성되어 있는데, 전전자 교환기의 프로세서 그룹 중 T-그룹과 D-그룹 프로세서의 메모리로 사용되어 최대 512K바이트의 용량을 제공하며 DRAM 의 엑세스를 위해 상기 메모리 관리 유니트(34)와 메모리 보드를 위한 상기 메모리 프로세서 유니트(32), 그리고 상기 에러 검출 및 수정 회로(43)를 두어 싱글 에러인 경우는 자동 수정하도록 하였으며 더블 에러인 경우 장애 발생 신호를 발생하도록 되어 있다.

상기와 같은 종래의 메모리 보드 부분에 사용된 칩은 1비트 칩으로 보드에서 바이트 사이즈를 제공하기 위한 칩의 수량이 다량으로 소요되어 실장 면적을 많이 차지하며, 프로세서와 메모리가 두개의 회로팩으로 분리되어 메모리의 신뢰성이 떨어진다. 또한, 향후 1비트 DRAM의 단종 추세에 비추어 메모리 부분에 대한 대체가 불가능한 현상을 초래할 수 있다.

따라서, 본 발명에서는 상기와 같은 문제점을 보완하기 위해 종래의 회로팩에서 프로세서 보드 부분과 메모리 보드 부분으로 분리되었던 것을 회로의 변경 및 단순화 그리고 메모리 정합 부분 회로의 변경, 칩의 변경으로 회로를 집적하여 하나의 회로팩에 구성하는 것을 목적으로 한다.

상기의 목적을 달성하기 위해 본 발명에서는 전전자 교환기의 LPB-B와 EMB-B를 하나로 집적화한 전전자 교환기의 링크 처리 시스템(LPMB-E)을 제공한다.

본 발명에서 제공하는 전전자 교환기의 LMPB-E는 교환기의 각 레벨에서 발생되는 시스템 장애나 경보로서, 조치를 요구하거나 상위로 조치를 보고하기 위한 알람 드라이버와, 우선 순위 인터럽트를 발생시키는 NMI 제너레이터와, 상기 알람 드라이버와 상기 NMI 제너레이터에 연결되어 데이타의 병렬 입출력을 제어하는 병렬 입출력 회로와, 호스트 시스템과 RSS시스템간 알람의 전송을 담당하는 알람 인터페이스와, 상기 알람 인터 페이스에 연겨되어 데이타의 직렬 입출력을 제어하는 직렬 입출력 회로와, 시스템 전체를 제어하기 위한 메인 프로세서와, 상기 직렬 입출력회로에 연결되어 메모리가 중앙 처리 장치를 거치지 않고 직접 입출력을 하도록 하는 직접 메모리 엑세스가 회로와, 클럭을 발생시켜 상기 메인 프로세서 및 상기 직렬 입출력 회로 그리고 상기 직접 엑세스 회로의 동기를 맞추어 주는 클럭 제너레이터와, 사용자의 조작에 의한 통신을 제어하는 맨 머신 인터페이스와, 상기 맨 머신 인터페이스 인터페이스와 상호 데이타를 주고 받으며 상기 맨 머신 인터페이스의 출력 신호에 따라 카운터 또는 타이머로 동작을 하는 카운터 타이머 회로와, 상기 메인 프로세서의 출력을 제어하는 콘트롤 버퍼와, 상기 병렬 입출력 회로의 출력을 받아 입출력 신호를 코딩하는 입출력 디코더와, 상기 맨 머신 인터페이스와 상기 카운터 타이머 회로에 의해 제어되며, 데이타 쓰기시 일정 형식의 코드를 발생시켜 저장한 후 읽기시에 저장된 코드와 재 생성된 코드와 비교하여 에러 유무를 확인하고 비트 에러시 정상 데이타로 복구 시켜주는 기능을 하는 ERU 회로와, 상기 ERU 회로로 부터 입력된 데이타를 상기 입출력 디코더로 전송시키는 버퍼와, 전전자 교환기의 각종 데이타를 저장하는 메인 메모리와, 상기 병렬 입출력 회로의 출력을 받아 상기 메인 메모리를 첵크하는 메모리 회로와, 상기 메모리 첵크 회로의 출력을 상기 메인 메모리로 전송시키는 버퍼와, 상기 ERU 회로로 부터 출력을 받아 하나의 출력을 발생시키는 멀티 플렉서와, 상기 멀티 플렉서의 출력을 받아 상기 메인 메모리를 선택하는 메모리 셀렉션 회로와, 상기 멀티 플렉서의 출력을 받아 상기 메인 메모리를 제어하는 메모리 콘트롤 회로와, 버스 통신 및 메모리 리드/라이트시 발생될 수 있는 데이타의 에러 감지를 위한 패리티 회로로 구성된다.

이하에 도면을 참조하여 본 발명의 일 실시예에 따른 전전자 교환기의 LPB-B와 EMB-B를 집적화한 LPMB-E의 구성을 설명한다.

제3도는 본 발명의 일 실시예에 따른 전전자 교환기의 링크 프로세서의 보드와 메모리 보드를 집적화한 보드의 상세 블럭도이다.

제3도를 참조하면, 본 발명의 일 실시예에 따른 전전자 교환기는 교환기의 각 레벨에서 발생되는 시스템 장애나 경보로서, 조치를 요구하거나 상위로 조치를 보고하기 위한 알람 드라이버(51)와, 우선 순위 인터럽트를 발생시키는 NMI 제너레이터(52)와, 상기 알람 드라이버(51)와 상기 NMI 제너레이터(52)에 연결되어 데이타의 병렬 입출력을 제어하는 PIO 회로(53)와 호스트 시스템과 RSS 시스템간 알람의 전송을 담당하는 알람 인터페이스(55)와, 상기 알람 인터 페이스(55)에 연결되어 데이타의 직렬 입출력을 제어하는 SIO 회로(56)와, 시스템 전체를 제어하기 위한 8bit의 메인 프로세서 Z-80 CPU(59)와, 상기 SIO 회로(56)에 연결되어 메모리가 중앙 처리 장치를 거치지 않고 직접 입출력을 하도록 하는 DMA 회로(57)와, 클럭을 발생시켜 상기 메인 프로세서(59)와 상기 SIO 회로(56) 및 상기 DMA 회로(57)의 동기를 맞추어 주는 클럭 제너레이터(58)와, 사용자의 조작에 의한 통신을 제어하는 맨 머신(Man MaChine) 인터페이스(62)와, 상기 MMC 인터페이스(62)와 상호 데이타를 주고 받으며 상기 MMC 인터페이스(62)의 출력 신호에 따라 카운터 또는 타이머로 동작을 하는 CTC(63)와, 상기 메인 프로세서(59)의 출력을 제어하는 콘트롤 버퍼(61)와, 상기 PIO 회로(53)의 출력을 받아 입출력 신호를 코딩하는 입출력 디코더(54)와, 상기 MMC 인터페이스(62)와 상기 CTC(63)에 의해 제어되며, 데이타 쓰기시 일정 형식의 코드를 발생시켜 저장한 후 읽기시에 저장된 코드와 재 생성된 코드와 비교하여 에러 유무를 확인하고 비트 에러시 정상 데이타로 복구 시켜주는 기능을 하는 ERU 회로(64)와, 상기 ERU 회로(64)로 부터 입력된 데이타를 상기 입출력 디코더(54)로 전송시키는 버퍼와, 전전자 교환기의 각종 데이타를 저장하는 메인 메모리(67)와, 상기 PIO 회로(53)의 출력을 받아 상기 메인 메모리(67)를 첵크하는 메모리 첵크 회로(65)와, 상기 메인 메모리(67)의 출력을 상기 메모리 첵크 회로(65)로 전송시키는 버퍼(66)와, 상기 ERU 회로(64)로 부터 출력을 받아 하나의 출력을 발생시키는 멀티 플렉서(69)와, 상기 멀티 플렉서(69)의 출력을 받아 상기 메인 메모리(67)를 선택하는 메모리 셀렉션 회로(68)와, 상기 멀티 플렉서(69)의 출력을 받아 상기 메인 메모리(67)를 제어하는 메모리 콘트롤 회로(70)와, 버스 통신 및 메모리 리드/라이트 시 발생될 수 있는 데이타의 에러 감지를 위한 패리티 회로(72)와, 상기 패리티 회로(72)와 상기 멀티 플렉서(69)의 출력을 저장하는 메모리(71)로 구성된다.

상기와 같이 구성되는 본 발명의 일 실시예에 따른 전전자 교환기의 LPB-B와 EMB-B를 집적화한 LPMB-E는 전전자 교환기의 프로세서를 제어해 주며, 운용 데이타 및 버스 통신에 관련된 데이타를 저장할 수 있는 메모리의 기능을 가지고 있다.

또한 이중화로 구성되어 T-버스 통신 및 링크 기능을 가지고 있으며 기능에 따라 ELP(Exchange Link Processor), RLP(Remote Link Processor)로 구분된다. 그리고, 내부 512K바이트의 메모리를 통하여 각종 시스템 정보의 교환 및 필요한 정보 데이타의 저장이 가능하며 이 메모리는 상기 Z-80 CPU(59)로부터 제너레이트된 리프레쉬 사이클을 통하여 DRAM에 저장된 데이타의 리프레쉬 기능이 수행된다. 또한, 버스 통신 및 메모리 리드/라이트시 발생될 수 있는 데이타의 에러 감지를 위해 간단한 패리티 검사 회로(72)를 사용하여 패리티를 체크할 수 있으며 에러 발생시 경보를 전달할 수 있도록 되어 있다.

상기와 같은 본 발명의 전전자 교환기의 LPB-B와 EMB-B를 집적화한 LPMB-E는 두개의 회로팩으로 구성되었던 기능을 하드웨어의 변경 및 단순화, 칩의 변경등에 의하여 한개의 회로팩으로 발명되어 기준과 유사한 기능을 발휘하면서 교환기 시스템이 간소화될 수 있고 물량 대비 가격의 잇점이 있으며 보드내에서 사용되는 기존 메모리의 단종시 대체 범위가 넓다. 또한 회로팩의 간소화로 전환됨으로써 전원 공급용 회로팩도 저렴한 가격의 회로팩으로 대체 가능하므로 물량대비 가격의 장점이 생긴다.

Claims (1)

1. 교환기의 각 레벨에서 발생되는 시스템 장애나 경보로서, 조치를 요구하거나 상위로 조치를 보고하기 위한 알람 드라이버와,

   우선 순위 인터럽트를 발생시키는 NMI(Non Maskable Interrupt) 제너레이터와, 상기 알람 드라이버와 상기 NMI 제너레이터에 연결되어 데이타의 병렬 입출력을 제어하는 병렬 입출력 회로와,

   호스트 시스템과 RSS 시스템간 알람의 전송을 담당하는 알람 인터페이스와,

   상기 알람 인터 페이스에 연결되어 데이타의 직렬 입출력을 제어하는 직렬 입출력 회로와,

   시스템 전체를 제어하기 위한 메인 프로세서와,

   상기 직렬 입출력 회로에 연결되어 메모리가 중앙 처리 장치를 거치지 않고 직접 입출력을 하도록 하는 직접 메모리 엑세스 회로와,

   클럭을 발생시켜 상기 메인 프로세서 및 상기 직렬 입출력 회로 그리고 상기 직접 엑세스 회로의 동기를 맞추어 주는 클럭 제너레이터와,

   사용자의 조작에 의한 통신을 제어하는 맨 머신 인터페이스와,

   상기 맨 머신 인터페이스 인터페이스와 상호 데이타를 주고 받으며 상기 맨머신 인터페이스의 출력 신호에 따라 카운터 또는 타이머로 동작을 하는 카운터 타이머 회로와,

   상기 메인 프로세서의 출력을 제어하는 콘트롤 버퍼와,

   상기 병렬 입출력 회로의 출력을 받아 입출력 신호를 코딩하는 입출력 디코더와,

   상기 맨 머신 인터페이스와 상기 카운터 타이머 회로에 의해 제어되며, 데이타 쓰기시 일정 형식의 코드를 발생시켜 저장한 후 읽기시에 저장된 코드와 재생성된 코드와 비교하여 에러 유무를 확인하고 비트 에러시 정상 데이타로 복구시켜주는 기능을 하는 ERU 회로와,

   상기 ERU 회로로 부터 입력된 데이타를 상기 입출력 디코더로 전송시키는 제1버퍼와,

   전전자 교환기의 각종 데이타를 저장하는 메인 메모리와,

   상기 병렬 입출력 회로의 출력을 받아 상기 메인 메모리를 첵크하는 메모리 체크 회로와,

   상기 메인 메모리의 출력을 상기 메모리 첵크 회로로 전송시키는 제2버퍼와,

   상기 ERU 회로로 부터 출력을 받아 하나의 출력을 발생시키는 멀티 플렉서와,

   상기 멀티 플렉서의 출력을 받아 상기 메인 메모리를 선택하는 메모리 셀렉션 회로와,

   상기 멀티 플렉서의 출력을 받아 상기 메인 메모리를 제어하는 메모리 콘트롤 회로와,

   버스 통신 및 메모리 리드/라이트시 발생될 수 있는 데이타의 에러 감지를 위한 패리티 회로로 구성된 전전자 교환기의 링크 처리 시스템.