KR950013115B1 - 신호 정합 통신프로세서 - Google Patents

Abstract

내용 없음.

Description

신호 정합 통신프로세서

제 1 도는 공통선 신호장치 구성도.

제 2 도는 본 발명이 적용되는 신호메시지 처리 프로세서 장치 구조도.

제 3 도는 주프로세서 구성도.

제 4 도는 신호단말망 정합 통신프로세서 장치 구성도.

제 5 도는 중앙처리부의 상세 구성도.

제 6 도는 인터럽트 제어부 상세 구성도.

제 7 도는 프로세서 시스템 버스 인터페이스부의 상세 구성도.

제 8 도는 신호메시지 포멧 구성도.

* 도면의 주요부분에 대한 부호의 설명

21 : 제어망 정합 통신프로세서 22 : 주프로세서

23 : 신호단말망 정합 통신프로세서 24 : 프로세서 시스템 버스

25 : 우선 인터럽트 그룹 신호 26 : 데이타 전송 버스 그룹 신호

27 : 데이타 전송 버스 중재 그룹 신호 28 : 유틸리티 그룹 신호

29 : 사용자 입출력 그룹 신호

본 발명은 공통선 신호장치의 신호메시지 처리 프로세서 장치에서 신호단말망과의 고속통신을 수행하는 신호정합 통신프로세서에 관한 것이다.

종래에는 8비트 CPU에 맞는 전용 입출력 프로세서를 사용하여 통신프로세서 장치를 구성하였으나, 최근에는 통신 속도가 높아지고 CPU의 성능이 향상되어 여기에 적절한 전용 입출력 프로세서가 필요하게 되었으며, 16비트 및 32비트의 CPU에 가장 적절한 전용 입출력 프로세서를 사용하여 고속 통신을 수행하기 위한 프로세서 장치가 요구되었다.

상기 요구에 부응하기 위하여 안출된 본 발명은 , 주프로세서의 로드를 줄이기 위해 별도의 전용 입출력 프로세서를 구성하여 신호단말망과의 송수신을 전담처리하도록 함으로서 실시간으로 신호메시지를 처리하고 전체적인 처리 능력을 향상시키는 신호 정합 통신프로세서를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 액세스 스위칭 프로세서 장치에 연결되는 제어망, 상기 제어망에 연결되는 공통선 신호장치, 상기 공동선 신호장치에 연결되는 타임스위치로 구성되어, 상기 공통선 신호장치는 상기 제어망에 연결되는 다수의 신호메시지 처리 프로세서 장치, 상기 다수의 신호메시지 처리 프로세서 장치에 연결되는 신호단말망, 상기 신호단말망과 상기 타임스위치에 연결되는 다수의 신호단말 그룹장치로 구성되는 하드웨어에 있어서, 상기 공통선 신호장치의 신호메시지 처리 프로세서 장치는; 상기 다수의 신호메시지 처리 프로세서 장치의 OS 및 응용 프로그램이 탑재되고 외부와의 인터페이스 기능은 프로세서 시스템 버스의 마스터로서의 통신 기능 및 내부 기능상 에러발생시 경보장치로 경보신호를 송출하는 주프로세서, 상기 주프로세서의 로드를 줄이기 위해 상기 제어망과의 정합을 위한 통신프로세서로서, 상기 제어망과는 메시지 송수신을 전담하고 상기 주프로세서와의 통신을 위해 프로세서 시스템 버스와의 인터페이스 기능 및 기능상 에러 발생시 상기 경보장치로 경보신호를 송출하는 제어망 정합 통신프로세서를 구비하고 있는 것을 특징으로 한다.

공통선 신호장치는 메시지 형태의 교환기간 신호정보(신호메시지)를 발생시켜서 타교환기로 보내거나 타교환기에서 송출되어오는 신호메시지를 착신메시지와 경과(transit)메시지로 구분하여 경과메시지인 경우에는 루팅기능을 수행해야 한다. 이와 같은 계층적 구조의 프로토콜을 처리하는 장치는 교환기에 따라 독특한 구조를 취하고 있으나 일반적으로 교환기내의 특정 모듈에 집중시켜 실현하고 있으며 대체로 프로토콜의 계층에 따라 하드웨어를 분리시키고 있다.

이하, 첨부된 도면을 참조하면서 본 발명을 상세히 설명한다.

제 1 도는 공통선 신호장치 구성도로서, 도면에서 10은 액세스 스위칭 프로세서 장치, 20은 제어망, 30l 내지 30n은 신호메시지 처리 프로세서 장치, 40은 신호단말망, 50l 내지 50n은 신호단말 그룹장치, 60은 타임스위치, 100은 공통선 신호장치를 각각 나타낸다.

도면에 도시한 바와 같이 공통선 신호장치는, 액세스 스위칭 프로세서 장치(10)에 연결되는 제어망(20), 상기 제어망에 연결되는 공통선 신호장치(100), 상기 공통선 신호장치(100)에 연결되는 타임스위치(60)로구성되되, 상기 공통선 신호장치(100)는 상기 제어망(20)에 연결되는 신호메시지 처리 프로세서 장치(30l 내지 30n), 상기 신호메시지 처리 프로세서 장치(30l 내지 30n)에 연결되는 신호단말망(40), 상기 신호단말망(40)과 상기 타임스위치(60)에 연결되는 신호단말 그룹장치(50l 내지 50n)로 구성된다.

상기 구성에 대하여 상세하게 설명하면 다음과 같다.

NO.7 신호방식의 프로토콜 구조에 맞도록 신호장치도 각 레벨의 특성에 따라 계층적 구조를 갖는다. 신호단말 그룹장치(50l 내지 50n)는 각 신호 단말로부터 출력되는 신호 데이타 링크로 신호 데이타 링크 인터페이스 회로에서 32개 단위로 집선하여 2.048Mbps의 신호군으로 멀티플렉싱한 후 타임스위치(60)의 입력단으로 인가되도록 하여 원하는 트렁크 회로를 거쳐 상대 교환기로 신호메시지가 전달되도록 레벨 1기능을수행하며, 레벨 2기능인 신호 링크 기능은 신호단말에서 수행되는데, 신호단말은 공통선 신호장치의 모듈성의 증진을 위해 32개 단위로 모듈화되어 신호단말 그룹을 형성한다. 신호단말은 하나의 신호 데이타 링크로 입출력되는 신호메시지를 처리한다.

제어망(20)과 신호단말망(40)은 하드웨어적으로 같은 구조로서 최대 26개의 노드를 수용할 수 있는 직렬버스로 단 방향으로 10Mbps의 전송속도를 갖는데 삼중화되어 TMR(Triple Modular Redundancy)형태로 운용된다. 제어망과 신호단말망 상의 각 노드는 고유의 어드레스를 갖고 있으며 라운드 로빈 방식으로 버스를 점유하여 메시지를 송출한다.

각 노드에는 메시지의 발착신 유니트로서 하나의 신호메시지 처리 프로세서(30l 내지 30n) 또는 신호단말그룹장치(50l 내지 50n)가 연결되는데 각 노드는 자신과 직접 접속되어 있는 메시지 발착신 유니트로부터 메시지를 수신하여 신호단말망(40)으로 송신하는 동작과 신호단말망(40)상의 메시지중 자신과 접속되어 있는 메시지 발착신 유니트로 향하는 메시지를 수신하여 착신지로 보내주는 동작을 수행한다.

제 2 도는 본 발명이 적용되는 신호메시지 처리 프로세서 장치를 개략적으로 나타낸 구조도로서, 도면에서 21은 제어망 정합 통신프로세서, 22는 주프로세서, 23은 신호단말망 정합 통신프로세서, 24는 프로세서 시스템 버스, 25는 우선 인터럽트 그룹 신호, 26은 데이타 전송 버스 그룹 신호, 27은 데이타 전송 버스 중재 그룹 신호, 28은 유틸리티 그룹 신호, 29는 사용자 입출력 그룹 신호를 각각 나타낸다.

도면에 도시한 바와 같이 신호메시지 처리 프로세서 장치(30l 내지 30n)는, 신호메시지 처리 프로세서 장치(30)의 핵심기능을 수행하는 부분으로서 OS 및 응용 프로그램이 탑재되고, 외부와의 인터페이스 기능은 프로세서 시스템 버스(24)의 마스터로서 후술할 제어망 정합 통신프로세서(21) 및 신호단말망 정합 통신프로세서(23)와의 상호 통신기능과, 내부 기능상 에러발생시 경보장치(도시하지 않음)로 경보신호를 송출하는 기능을 갖는 주프로세서(22), 상기 주프로세서(22)의 로드를 줄이기 위해 상기 제 1 도의 제어망(20)과의 정합을 위한 통신프로세서로서, 상기 제어망(20)과는 메시지 송수신을 전담하고 상기 주프로세서(22)와의 통신을 위해 프로세서 시스템 버스(24)와의 인터페이스 기능상 에러발생시 상기 경보장치로 경보신호를 송출하는 기능을 갖는 전용의 입출력 프로세서로서 상기 신호단말망 정합 통신프로세서(23)와 구조 및 기능이 유사하지만 각각의 망에 적합한 구조를 갖고 있으며, SIOC(Serial Input Output Controller)의 구조 및 회로가 다르게 구성된 제어망 정합 통신프로세서(21), 상기 주프로세서(22)에 프로세서 시스템 버스(24)로 연결되어 신호단말망(40)과의 정합을 위한 통신프로세서로서 본 발명 장치인 신호단말망 정합 통신프로세서(23)로 구성된다.

제어망 정합 통신프로세서(21)와 신호단말망 정합 통신프로세서(23)와의 차이점을 설명하면, 상기 신호단말망 정합 통신프로세서(23)에서 사용한 SIOC(R68561)는 워드포트이고, 한개의 통신 채널이 제공되며, 메시지 수신시에 한 바이트의 어드레스를 비교하고, 송수신 인터럽트 원인이 각각 구분되어 인터럽트가 수행되고, 송신과 수신 FIFO(First-In First-Out)가 각각 8바이트이며 이에 따라 워드포트 FIFO가 외부에 구성되어 있고, 상기 제어망 정합 통신프로세서(21)에서 사용한 SIOC(SCN68562)는 바이트 포트이고, 두개의 채널이 제공되며 메시지 수신시에 두 바이트의 어드레스를 비교하고 송수신 인터럽트 원인이 구분되지 않으며 송신과 수신중 어느 하나의 원인이 발생하면 인터럽트가 수행되고, 송신과 수신 FIFO가 각각 4바이트이므로 바이트 포트 FIFO가 외부에 구성되어 있으며, 워드 데이타를 바이트 데이타로 전송하기 위한 워드 데이타 변환회로가 내장되어 있다.

상기와 같이, 구조 및 기능은 유사하지만 상기 제어망 정합 통신프로세서(21)는 메시지 수신시에 두 바이트의 어드레스를 비교하여 동일한 어드레스이면 받아들이고, 상기 신호단말망 정합 통신프로세서(23)는 메시지 수신시에 한 바이트의 어드레스를 비교하여 동일한 어드레스이면 받아들일 수 있도록 한다.

프로세서 시스템 버스(24)는 VME(Versa Module Europe) 버스를 근간으로 하여 구성된 것으로서 우선 인터럽트 그룹 신호(25), 데이타 전송버스 그룹 신호(26), 데이타 전송버스 중재 그룹 신호(27), 유틸리티그룹 신호(28), 사용자 입출력 그룹 신호(29)로 구성되어 주프로세서(22), 제어망 정합 통신프로세서(21), 신호단말망 정합 통신프로세서간의 상호 통신을 하는데 사용된다.

제 3 도는 제 2 도의 주프로세서 구성도를 나타낸 것으로, 도면에서 31은 중앙처리부, 32는 인터럽트 제어부, 33은 시스템 메모리부, 34는 프로세서 시스템 버스 인터페이스부, 35는 고장 감시부를 각각 나타낸다.

도면에 도시한 바와 같이 주프로세서(22)는, 전체적인 제어 기능을 수행하는 중앙처리부(31), 상기 중앙처리부(31)에 연결되고 상기 (21),(23)에 연결되며 레벨 1에서 레벨 7까지의 인터럽트를 처리하는 인터럽트제어부(32), 상기 중앙처리부(31)에 연결되며 DRAM으로 구성되어 데이타 비트 에러를 검출하는 시스템메모리부(33), 상기 중앙처리부(31)에 연결되고 상기 (21),(23)에 연결되어 데이타 신호가 프로세서 상호간에 입출력되어 상기 프로세서 시스템 버스(24)를 통한 통신 기능을 수행하는 프로세서 시스템 버스 인터페이스부(34), 상기 중앙처리부(31)에 연결되어 각 통신프로세서에서 입력되는 경보신호를 감시하고, 자체 상태를 감지하여 경보 장치로 송출하는 고장 감시부(35)로 구성된다.

상기 구성을 더 자세히 설명하면 다음과 같다.

인터럽트 제어부(32)는 레벨 1에서 레벨 7까지의 인터럽트 처리할 수 있으며, 레벨 7과 레벨 6은 주프로세서 내부에서 발생하는 인터럽트 소스를 사용하고, 레벨 5는 제어망 정합 통신프로세서(21)에서 입력되며, 레벨 4는 신호단말망 정합 통신프로세서(23)에서 입력되고, 각 인터럽트 레벨에 대해서 인터럽트 확인신호를 출력시켜서 인터럽트 처리가 수행되도록 한다.

시스템 메모리부(33)는 16메가 바이트의 다이나믹 램(DRAM)으로 구성되어 있으며 제어회로를 두어 행어드레스와 열 어드레스를 발생시켜서 멀티플렉싱하여 DRAM의 효율적인 사용을 위하여 4메가 바이트의 뱅크 4개로 구성하고 데이타 전송크기에 따라 4개의 읽기/쓰기 신호가 인에이블 되도록 하였고 DRAM에 쓸 때는 패리티 비트를 발생시켜 저장하고 읽을 때는 패리티 비트를 검사하도록 하여 데이타 비트에러를 검출할 수 있도록 한다.

프로세서 시스템 버스 인터페이스부(34)는 어드레스신호, 어드레스 변경신호, 어드레스 스트로우브 신호 데이타 스트로우브 신호, 쓰기 신호, 롱 워드 신호를 출력시켜서 각각의 통신프로세서에게 공급하여 상호간 데이타 전송을 수행하며, 각각의 통신프로세서에서 인터럽트를 걸려 왔을때 인터럽트 싸이클 신호를 통신프로세서에게 출력시켜 인터럽트 처리를 하도록 하고 각각의 통신프로세서는 데이타 전송 확인신호, 버스 에러신호, 패리티 유효신호가 입력되며, 데이타 신호가 상호간에 입출력되어 프로세서 시스템 버스를 통한 통신 기능을 수행한다.

제 4 도는 본 발명인 신호단말망 정합 통신프로세서를 나타낸 것으로 도면에서, 41은 중앙처리부, 42는 인터럽트 제어부, 43은 고장 감시부, 44는 주변장치 제어부, 45는 어드레스 디코드부, 46은 DPRAM부, 47은 프로세서 시스템 버스 인터페이스부를 각각 나타낸다.

도면에 도시한 바와 같이 신호단말망 정합 통신프로세서(23)는, 전체 프로세서 장치를 제어하는 중앙처리부(41), 상기 중앙처리부(41)에 연결되어 본 프로세서 장치에서 발생하는 각종 인터럽트를 처리하는 기능을 수행하는 인터럽트 제어부(42), 상기 중앙처리부(41)에 연결되어 상기 주프로세서(22)와의 어드레스 및 데이타 교환 기능을 수행하는 DPRAM부(46), 상기 중앙처리부(41)와 상기 인터럽트 제어부(42)에 연결되어 자체 프로세서 장치에서 발생하는 경보상태를 경보장치에 통보해 주는 기능을 수행하는 고장 감시부(43), 상기 중앙처리부(41), DPRAM부(46), 인터럽트 제어부(42)에 연결되어 상기 신호단말망(40)과의 데이타송수신 기능 절차를 수행하는 주변장치 제어부(44), 상기 중앙처리부(41), DPRAM부(46)에 연결되어 상기 주프로세서(22)와의 인터페이스 기능을 수행하는 주변장치 제어부(44), 상기 중앙처리부(41), DPRAM부(46)에 연결되어 상기 주프로세서(22)와의 인터페이스 기을을 수행하는 프로세서 시스템 버스 인터페이스부(47), 상기 중앙처리부(41)에 연결되어 24비트의 어드레스를 디코드하여 상기 DPRAM부(46), 주변장치 제어부(44), 프로세서 시스템 버스 인터페이스부(47)에 있는 레지스터 및 각종 디바이스들을 선택하는 기능을 수행하는 어드레스 디코드부(45)로 구성된다.

상기 각 부분을 상술하면 다음과 같다.

어드레스 디코드부(45)는 중앙처리부(41)에 연결되어 24비트의 어드레스를 디코드하여 중앙처리부(41), DPRAM부(46), 주변장치 제어부(44), 프로세서 시스템 버스 인터페이스부(47)에 있는 레지스터 및 각종 디바이스들을 선택하는 기능을 수행한다. GAL을 사용하여 디코딩하였으며 가용하지 않는 영역을 액세스 하였을 때는 에러 신호가 어서트되어 CPU가 버스에러 처리를 하도록 하고, DMAC가 마스터로 동작시에는 프로그램 보호신호가 어서트 되도록 하여 프로그램 영역에 쓰기를 하지 못하도록 한다.

DPRAM부(46)는 중앙처리부(41), 어드레스 디코드부(45), 주변장치 제어부(44), 프로세서 시스템 버스인터페이스부(47)에 연결되어 본 프로세서 장치(23)와 주프로세서(22)와의 어드레스 및 데이타 교환 기능을 수행한다. DPRAM은 스태틱 램을 사용하였으며 128K 바이트 용량을 제공하고 동작방식은 인터리빙 방식으로 본 프로세서 장치나 주프로세서 중 먼저 요구한 쪽이 먼저 서비스되는 형태이다. DPRAM의 어드레스 영역은 본 프로세서 장치(23)에서 본 어드레스 영역과 주프로세서(22)에서 본 어드레스 영역이 서로 다르므로 포인터 등을 교환할 때는 오프셋 형태로 전달해야 하고 주프로세서(22)쪽에서 본 어드레스 영역은 디코더의 선택 스위치를 이용하여 조정할 수 있다. 주프로세서(22)에서 본 프로세서 장치(23)로 데이타를 전달하고자 할때는 DPRAM의 맨마지막 32바이트에 데이타를 써넣으면 본 프로세서 장치(23)에서 레벨 4의 인터럽트가 발생하고 이때 본 프로세서 장치(23)는 주프로세서(22)가 프로세서 시스템 버스(24)를 통하여 전달해준 어드레스가 가리키는 DPRAM 번지의 데이타를 읽어 가게 되어 있다. 본 프로세서 장치(23)에서 주프로세서(22)로 데이타를 전달하고자 할때는 주프로세서(22)에게 인터럽트를 걸게 되어 있으며 이때 주프로세서(22)는 프로세서 시스템 버스(24)를 통하여 본 프로세서장치(23)가 전달해준 어드레스가 가리키는 DPRAM번지의 데이타를 읽어 가도록 되어 있다. 이렇게하여 본 프로세서 장치(23)와 주프로세서(22) 사이의 어드레스 및 데이타 교환 기능을 수행한다.

주변장치 제어부(47)는 어드레스 디코드부(45), DPRAM부(46), 인터럽트 제어부(42), 중앙처리부(41)에 연결되어 본 프로세서 장치(23)와 신호단말망(40)과의 데이타 송수신 기능 절차를 수행한다. 이 부분은 DMAC, SIOC, FIFO 및 신호단말망 인터페이스로 이루어지며 DMAC와 SIOC가 연동하여 데아타 송수신을 한다. DMAC와 SIOC 사이에는 FIFO를 사용하여 신호단말망(40)에서 입력되는 데이타의 오버플로우를 방지함과 동시에 DMAC의 버스 마스터 시간을 감소시키도록 하였다. 신호단말망 인터페이스 부분에서는 데이타 송수신을 위한 TTL 레벨의 6가지 신호를 RS422규격의 차동 신호로 바꾸어 주는 기능과 자체 시험을 위한 루프백 통로를 형성하여 준다.

고장 감시부(43)는 중앙처리부(41)에 연결되어 본 프로세서 장치(23)에서 발생하는 경보상태를 경보장치에 통보해 주는 기능을 수행한다. CPU가 롱홀드 상태일때, 리셋중일 때에는 기능 고장 경보신호를 송출하고, 탈장 상태일때는 탈장 경보신호를 송출한다.

제 5 도는 제 4 도의 중앙처리부의 구조도로서, 도면에서 51은 CPU, 52는 롬, 53은 램, 54는 MFP, 55는 주변회로를 각각 나타낸다.

도면에 도시한 바와 같이, 중앙처리부(41)는 전체적인 제어를 처리하는 CPU(51), 기본 기능을 수행하도록 프로그램을 실장한 롬(52), 프로그램 수행상 필요한 데이타 저장을 위한 램(53), 리세트 신호와 클럭 신호를 공급하는 주변회로(55), 각종 타이머와 외부 모니터를 위한 모니터 포트 및 8개의 인터럽트 포트를 지원하는 MFP(54)로 구성되며, 각 기능부는 어드레스버스와 데이타 버스와 버스를 통해 동일하게 묶여 있다.

상기 구성에 대해 더 자세히 설명한다.

상기 CPU(51)의 바람직한 실시예로서 MC68020을 사용하고 있으며, 주변회로(55)에서의 클럭은 20MHz와 16MHz의 2개 클럭 소스를 분주하여 20MHz는 CPU(51)로, 10MHz는 주변장치 제어부(44) 내부의 DMAC(Direct Memory Access Controller)에, 2.5MHz는 MFP(Multi Function peripheral)(54)에, 1.25MHz는 MFP(54)내의 타이머 클럭에, 8MHz는 SIOC에, 4MHz는 메시지 송수신용 클럭에, 2MHz, 1MHz는 타임 아웃체크용 클럭에 각각 사용된다.

ROM(52)은 휨웨어를 실장하며 워드 포트로서 스트랩 선택에 따라 64K 바이트 또는 128K 바이트를 수용할 수 있으며, 램(53)은 롱워드 포트인 스태틱 램으로 스트랩 선택에 따라 128K 바이트 또는 512K 바이트를 수용할 수 있도록 되어 있다.

리셋 제어 회로에서는 파워 온 리셋, 스위치에 의한 메뉴얼 리셋, 롱 홀드시 타이머의 구동에 의한 자동리셋, RESET 명령에 의한 소프트웨어 리셋, 주프로세서(22)에 의한 시스템 리셋기능이 수행되며 자동 리셋은 스트랩의 조정에 의해 하드웨어적으로 가능 또는 불가능하게 할 수 있다.

MFP(54)는 프로세서 장치에서 필요한 각종 타이머와 외부 모니터를 위한 모니터 포트 및 8개의 인터럽트 포트를 지원한다.

제 6 도는 제 4 도의 인터럽트 제어부의 구조도이다.

도면에 도시한 바와 같이 인터럽트 제어부(42)는, 중앙처리부(41)에 연결되어 본 프로세서 장치에서 발생하는 각종 인터럽트를 처리하는 기능을 수행하며, 바람직한 실시예로서 MC68020 마이크로프로세서를 사용하였으므로 이 프로세서가 지원하는 인터럽트는 7레벨의 인터럽트 우선순위를 가지며 중앙처리부(41)와 주변장치 제어부(44)에서 발생한 인터럽트 오구는 GAL(Generic Array Logic)에 디코딩하여 3개의 인터럽트우선순위 라인(IPL0-IPL2)을 통하여 CPU에 요구하고 4개의 어드레스 라인(A16-A19)과 3개의 기능 코드(FC0-FC2)가 모두 '1'인 인터럽트 확인 싸이클(INCYC^*)에서는 A1-A3의 어드레스 라인을 디코드하여 중앙처리부(41)에서 MFPIACK^*인터럽트 확인신호를 어서트하고, 주변장치 제어부(44)에는 SIOIACK^*, DMAIACK^*인터럽트 확인신호를 어서트한다. 본 프로세서 장치는 7개의 인터럽트 중에서 레벨 7-레벨 4까지의 4개 만을 사용하고 있으며 레벨 7 인터럽트는 인터럽트가 걸릴때 벡터값이 자동으로 할당되는 자동벡터(AVEC^*) 인터럽트이고, 나머지는 인터럽트 요구시 인터럽트를 발생시키는 디바이스가 프로그램에서 설정한 벡터값을 데이타 버스에 실어주는 벡터값을 갖는 인터럽트이다. 레벨 7 인터럽트는 워치독 타임아웃(WDTOUT) 인터럽트로서 프로그램에서 설정한 값 이상의 시간이 경과하면 자동으로 인터럽트를 발생시킨다. 레벨 6 인터럽트(IRQ6^*)는 주변장치 제어부(44)에 있는 DMAC에서 발생하는 것으로서 본 프로세서장치의 메시지 수신시에 에러가 발생하거나 메시지 수신을 완료하였을때 발생한다.

레벨 5 인터럽트(IRQ5^*)는 주변장치 제어부(44)에 있는 SIOC에서 발생하는 것으로서 본 프로세서 장치가 메시지를 송신시에 에러가 발생하거나 메시지 송신을 완료하였을때 발생한다.

레벨 4 인터럽트(IRQ4^*)는 중앙처리부(41)에 있는 MFP(54)에서 발생하는 것으로서 신호단말망(40)의 노드가 고장임을 알리는 경보신호를 수신할때, 주프로세서(22)로부터 제어 요구가 입력되었을때, 프로세서 시스템 버스에서 고장신호가 입력되었을때 발생한다.

제 7 도는 제 4 도의 프로세서 시스템 버스 인터페이스부 구성도로서, 도면에서 71은 버퍼제어 회로, 72,75은 데이타 버퍼/어드레스 버퍼, 73은 패리티 발생/검사, 74는 레지스터를 각각 나타낸다.

도면에 도시한 바와 같이 프로세서 시스템 버스 인터페이스부는, 프로세서 시스템 버스(24)에 연결되어 상기 어드레스 디코드부로부터의 각 디바이스 선택신호를 입력받아 버퍼제어 신호를 출력하는 버퍼제어회로(71), 상기 버퍼제어회로(71)로부터의 제어신호에 따라 상기 중앙처리부(41)로부터 어드레스 버스를 통한 어드레스 신호를 입력받고 데이타 버스로는 상호간 데이타를 송수신하는 데이타/어드레스 버퍼(72), 상기 버퍼제어회로(71)로부터의 제어신호를 입력받고 프로세서 시스템 버스(24)를 통해 어드레스신호를 입력받고, 데이타, 패리티 신호를 송수신하는 데이타/어드레스 버퍼(75), 상기 버퍼제어회로(71)의 버퍼제어신호를 입력받고 상기 데이타/어드레스 버퍼(72,75)에 데이타 버스로 연결되는 레지스터(74), 상기 데이타/어드레스 버퍼(72,75)와 상기 레지스터(74)에 데이타 버스로 연결되는 패리티 발생/검사회로(73)로 구성되며 프로세서 시스템 버스(24)의 AM 코드와 어드레스를 디코드하여 DPRAM 영역이면 DPRAM이 액세스 되도록 하고, 레지스터 영역이면 각각의 레지스터가 액세스되도록 한다.

그리고, 데이타 버스는 바이트 단위로 패리티 검사를 수행하도록 한 패리티 발생 및 패리티 검사 로직(73)의 바람직한 실시예는 AM29853을 이용하여 구성하였고, 상기 주프로세서(22)에서 쓰기를 요구할때 패리티를 검사하여 에러가 아닌 경우에는 데이타를 저장하지만 패리티 에러인 경우에는 저장하지 않으며 버스에러 신호를 어서트하도록 하였다. 또한, 주프로세서(22)가 읽기를 할때는 데이타와 패리티를 전송하과 동시에 패리티 유효 신호를 어서트하여 주프로세서(22)측에서 패리티를 검사할 수 있도록 구성하였다.

제 8 도는 신호단말망과 신호단말망 정합 통신프로세서간에 주고 받는 신호메시지 프레임 포멧을 나타낸 것이다.

개시 플래그(F)는 한 신호메시지의 시작을 표시하며 종료 플래그(F)는 한 신호메시지의 끝을 표시한다. 통상 한 신호메시지의 개시 플래그는 선행 신호메시지의 종료 플래그이며 비트 패턴은 01111110이다. 착신부 주소와 발신부 주소는 각각 16비트로 구성되며 A1은 착신 프로세서 주소, A2는 착신 프로세서 그룹 주소, A3은 발신 프로세서 주소, A4는 발신 프로세서 그룹 주소를 나타낸다. DATA는 No.7 메시지를 의미하며 최대 292바이트를 초과하지 않는다. FCS(Frame Check Sequence)는 모든 신호메시지의 오류를 검출하기 위해 사용되며 16비트로 구성되어 있다. 신호메시지 프레임 전송순서는 그림에서와 같이 최하위 비트(L)부터 차례로 전송된다.

따라서, 상기와 같은 본 발명은 고속 통신 처리를 하는 프로세서 장치로서 고속의 직렬 통신을 할 수 있도록 하였으므로 신호망과의 정합을 위한 전용의 입출력 통신프로세서 장치에의 사용에 효과적이다.

Claims (4)

1. 프로세서 시스템 버스와 신호단말망에 연결되는 신호단말망 정합 통신프로세서(23)에 있어서, 전체 프로세서 장치를 제어하는 중앙처리수단(41); 상기 중앙 처리수단(41)에 연결되어 프로세서 장치(23)에서 발생하는 각종 인터럽트를 처리하는 기능을 수행하는 인터럽트 제어수단(42); 상기 중앙처리수단(41)에 연결되어 상기 주프로세서(22)와의 어드레스 및 데이타 교환 기능을 수행하는 DPRAM(46); 상기 중앙처리수단(41)과 상기 인터럽트 제어수단(42)에 연결되어 자체 프로세서 장치에서 발생하는 경보상태를 경보장치에 통보해 주는 기능을 수행하는 고장 감시수단(43); 상기 중앙처리수단(41), DPRAM(46), 인터럽트 제어수단(42)에 연결되어 상기 신호단말망(40)과의 데이타 송수신 기능 절차를 수행하는 주변장치 제어수단(44), 상기 중앙처리수단(41), DPRAM(46)에 연결되어 상기 주프로세서(22)와의 인터페이스 기능을 수행하는 프로세서 시스템 버스 인터페이스수단(47); 및 상기 중앙처리수단(41)에 연결되어 24비트의 어드레스를 디코드하여 상기 DPRAM(46), 주변장치 제어수단(44), 프로세서 시스템 버스 인터페이스수단(47)에 있는 레지스터 및 각종 디바이스들을 선택하는 기능을 수행하는 어드레스 디코딩 수단(45)을 구비하고 있는 것을 특징으로 하는 신호 정합 통신프로세서.
2. 제 1 항에 있어서, 상기 중앙처리부(41)는; 전체적인 제어를 처리하는 CPU(51), 기본 기능을 수행하도록 프로그램을 실장한 롬(52), 프로그램 수행상 필요한 데이타 저장을 위한 램(53), 리세트 신호와 클럭신호를 공급하는 주변회로(55), 각종 타이머와 외부 모니터를 위한 모니터 포트 및 8개의 인터럽트 포트를 지원하는 MFP(54)를 구비하되, 각 기능부는 어드레스 버스와 데이타 버스와 제어 버스를 통해 동일하게 묶여있는 것을 특징으로 하는 신호 정합 통신프로세서.
3. 제 1 항에 있어서, 상기 인터럽트 제어부(42)는; MC68020 마이크로프로세서 및 GAL을 이용하여 한개의 자동 벡터 인터럽트와 세개의 벡터값을 갖는 인터럽트를 사용한 것을 특징으로 하는 신호 정합 통신프로세서.
4. 제 1 항에 있어서, 상기 프로세서 시스템 버스 인터페이스부(47)는, 상기 프로세서 시스템 버스(24)에 연결되어 상기 어드레스 디코드부(45)로부터의 각 디바이스 선택신호를 입력받아 버퍼제어 신호를 출력하는 버퍼제어회로(71), 상기 버퍼제어회로(71)로부터의 제어신호에 따라 상기 중앙처리부(41)로부터 어드레스 버스를 통한 어드레스신호를 입력받고 데이타 버스로는 상호간 데이타를 송수신하는 제 1 데이타/어드레스 버퍼(72), 상기 버퍼제어회로(71)로부터의 제어신호를 입력받고 프로세서 시스템 버스(24)를 통해 어드레스신호를 입력받고, 데이타, 패리티 신호를 송수신하는 제 2 데이타/어드레스 버퍼(75), 상기 버퍼제어회로(71)의 버퍼제어신호를 입력받고 상기 제 1,제 2 데이타/어드레스 버퍼(72,75)에 데이타 버스로 연결되는 레지스터(74), 상기 데이타/어드레스버퍼(72,75)와 상기 레지스터(74)에 데이타 버스로 연결되는 패리티 발생/검사회로(73)를 구비하고 있는 것을 특징으로 하는 신호 정합 통신프로세서.