JPH09277664A - プリンタ制御装置 - Google Patents
プリンタ制御装置Info
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- JPH09277664A JPH09277664A JP8115101A JP11510196A JPH09277664A JP H09277664 A JPH09277664 A JP H09277664A JP 8115101 A JP8115101 A JP 8115101A JP 11510196 A JP11510196 A JP 11510196A JP H09277664 A JPH09277664 A JP H09277664A
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- JP
- Japan
- Prior art keywords
- signal
- host device
- cpu
- clock
- busy
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- Accessory Devices And Overall Control Thereof (AREA)
- Record Information Processing For Printing (AREA)
Abstract
(57)【要約】
【課題】 ＣＰＵの負担を軽減し、また、受信データバ
ッファの容量を低減することができるプリンタ制御装置
を提供する。 【解決手段】 ホスト装置５ａはビジー信号Busyに基づ
いてプリンタ制御装置がビジーでないことを確認する
と、データDATAとストローブ信号(/Strobe) を送信し、
ホストＩ／Ｆ５はこの信号を受信すると次のデータが送
られてこないようにビジー信号Busyをハイにする。ホス
トＩ／Ｆ５は遅延モードレジスタ３ａがオンであれば、
遅延時間レジスタ３ｂに設定されているＮ×基準クロッ
ク分だけビジー信号Busyをロウにする時間と確認信号(/
Ack)を送る時間を遅らせると共に、ＣＰＵ１に対する割
り込み信号(/Int)も同様に遅らせる。ＣＰＵ１は、遅延
時間レジスタ３ｂに設定された遅延時間が経過して割り
込み信号(/Int)が入力するとＤＭＡ要求信号(/DREQ) を
発行する。
ッファの容量を低減することができるプリンタ制御装置
を提供する。 【解決手段】 ホスト装置５ａはビジー信号Busyに基づ
いてプリンタ制御装置がビジーでないことを確認する
と、データDATAとストローブ信号(/Strobe) を送信し、
ホストＩ／Ｆ５はこの信号を受信すると次のデータが送
られてこないようにビジー信号Busyをハイにする。ホス
トＩ／Ｆ５は遅延モードレジスタ３ａがオンであれば、
遅延時間レジスタ３ｂに設定されているＮ×基準クロッ
ク分だけビジー信号Busyをロウにする時間と確認信号(/
Ack)を送る時間を遅らせると共に、ＣＰＵ１に対する割
り込み信号(/Int)も同様に遅らせる。ＣＰＵ１は、遅延
時間レジスタ３ｂに設定された遅延時間が経過して割り
込み信号(/Int)が入力するとＤＭＡ要求信号(/DREQ) を
発行する。
Description
【０００１】
【発明の属する技術分野】本発明は、ホスト装置からの
印刷データを展開して印刷を行うためのプリンタ制御装
置に関する。
印刷データを展開して印刷を行うためのプリンタ制御装
置に関する。
【０００２】
【従来の技術】一般に、ホスト装置からプリンタ制御装
置に対してデータを転送する場合、ホスト装置とプリン
タ制御装置の間にインタフェースを設け、このインタフ
ェースを介してホスト装置とプリンタ制御装置の間で相
互に制御信号を送受信すると共にホスト装置からプリン
タ制御装置に対してデータを転送するようになってい
る。例えばセントロニクス・インタフェースを用いた場
合には、制御信号としてホスト側がプリンタ制御装置に
対してストローブ信号とデータを送信し、プリンタ制御
装置がホスト側に対してビジー信号とＡＣＫ信号を送信
することによりハンドシェークで１バイト毎のデータ転
送を行う。
置に対してデータを転送する場合、ホスト装置とプリン
タ制御装置の間にインタフェースを設け、このインタフ
ェースを介してホスト装置とプリンタ制御装置の間で相
互に制御信号を送受信すると共にホスト装置からプリン
タ制御装置に対してデータを転送するようになってい
る。例えばセントロニクス・インタフェースを用いた場
合には、制御信号としてホスト側がプリンタ制御装置に
対してストローブ信号とデータを送信し、プリンタ制御
装置がホスト側に対してビジー信号とＡＣＫ信号を送信
することによりハンドシェークで１バイト毎のデータ転
送を行う。
【０００３】従来のデータ転送方法では、ホスト側はビ
ジー信号がアクティブでない場合に１バイト分のデータ
を送信すると共にストローブ信号をアクティブにし、こ
の１バイト分のデータ送信が完了するとストローブ信号
をインアクティブにし、プリンタ制御装置からのＡＣＫ
信号を受信してこれを繰り返すことによりデータを１バ
イト毎に送信する。そして、プリンタ制御装置はビジー
でない状態でストローブ信号がアクティブになると受信
データをラッチすると共にビジー信号をアクティブに
し、データ受信を完了するとＡＣＫ信号をアクティブ
に、また、ビジー信号をインアクティブにする。プリン
タ制御装置でまた、ＣＰＵに割り込みをかけてＣＰＵが
ＤＭＡコントローラにＤＭＡ要求信号を出力することに
よりラッチデータをメモリにＤＭＡ転送し、これを１バ
イト毎に繰り返すことによりホスト側から受信したデー
タをメモリにＤＭＡ転送する。
ジー信号がアクティブでない場合に１バイト分のデータ
を送信すると共にストローブ信号をアクティブにし、こ
の１バイト分のデータ送信が完了するとストローブ信号
をインアクティブにし、プリンタ制御装置からのＡＣＫ
信号を受信してこれを繰り返すことによりデータを１バ
イト毎に送信する。そして、プリンタ制御装置はビジー
でない状態でストローブ信号がアクティブになると受信
データをラッチすると共にビジー信号をアクティブに
し、データ受信を完了するとＡＣＫ信号をアクティブ
に、また、ビジー信号をインアクティブにする。プリン
タ制御装置でまた、ＣＰＵに割り込みをかけてＣＰＵが
ＤＭＡコントローラにＤＭＡ要求信号を出力することに
よりラッチデータをメモリにＤＭＡ転送し、これを１バ
イト毎に繰り返すことによりホスト側から受信したデー
タをメモリにＤＭＡ転送する。
【０００４】また、他の従来の方法としては、例えば （１）特開平７−１４１２９２号公報 （２）特開平７−２８１９９９号公報 が知られている。上記（１）では、ホスト装置からデー
タを受信して格納するとパラレルインタフェースから内
部ＣＰＵに割り込み要求信号を発生し、内部ＣＰＵから
この割り込み要求信号に応じて出力されるリード信号の
出力時を基準とする所定のタイミングで、パラレルイン
タフェースがＡＣＫ信号とビジー信号をホスト装置に返
送する方法が提案されている。この方法によれば、内部
ＣＰＵがＡＣＫ信号とビジー信号をホスト装置に返送す
ることなく次の処理に進めるので、他の処理を実行する
ことができ、結果としてデータ処理速度を向上すること
ができる。
タを受信して格納するとパラレルインタフェースから内
部ＣＰＵに割り込み要求信号を発生し、内部ＣＰＵから
この割り込み要求信号に応じて出力されるリード信号の
出力時を基準とする所定のタイミングで、パラレルイン
タフェースがＡＣＫ信号とビジー信号をホスト装置に返
送する方法が提案されている。この方法によれば、内部
ＣＰＵがＡＣＫ信号とビジー信号をホスト装置に返送す
ることなく次の処理に進めるので、他の処理を実行する
ことができ、結果としてデータ処理速度を向上すること
ができる。
【０００５】また、上記（２）では、ホスト装置におい
て端末装置が処理中であるか否かをビジー信号により確
認し、端末装置が処理中でなくなると、ホスト装置がデ
ータを端末装置に転送すると共にストローブ信号を反転
させ、端末装置はストローブ信号が反転する毎に受信デ
ータをラッチしてＤＭＡ転送する。この場合にホスト装
置は所定数のデータ転送が終了するまでビジー信号を確
認しない。その結果、データ転送に必要な時間をその分
短くすることができ、また、ストローブ信号の立ち上が
りエッジと立ち下がりエッジが利用されるので、データ
転送に必要な時間をその分短くすることができる。
て端末装置が処理中であるか否かをビジー信号により確
認し、端末装置が処理中でなくなると、ホスト装置がデ
ータを端末装置に転送すると共にストローブ信号を反転
させ、端末装置はストローブ信号が反転する毎に受信デ
ータをラッチしてＤＭＡ転送する。この場合にホスト装
置は所定数のデータ転送が終了するまでビジー信号を確
認しない。その結果、データ転送に必要な時間をその分
短くすることができ、また、ストローブ信号の立ち上が
りエッジと立ち下がりエッジが利用されるので、データ
転送に必要な時間をその分短くすることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記
（１）の方法では、割り込み要求信号としてストローブ
信号を用いた場合には、セントロニクスのように数十ｋ
Ｂ／ｓの転送レートを有するインタフェースでは数十μ
ｓに１回の割合でデータを取りにいって処理を行わなけ
ればならず、また、受信データを画像データに展開する
ためには受信間隔より長い時間を必要とするので、上記
のような割合でデータを受信すると割り込み優先のた
め、この処理に多くの時間を要し、展開時間が少なくな
るという問題点がある。
（１）の方法では、割り込み要求信号としてストローブ
信号を用いた場合には、セントロニクスのように数十ｋ
Ｂ／ｓの転送レートを有するインタフェースでは数十μ
ｓに１回の割合でデータを取りにいって処理を行わなけ
ればならず、また、受信データを画像データに展開する
ためには受信間隔より長い時間を必要とするので、上記
のような割合でデータを受信すると割り込み優先のた
め、この処理に多くの時間を要し、展開時間が少なくな
るという問題点がある。
【０００７】また、上記（２）の方法では、ＤＭＡコン
トローラがデータを次々に受信するので、受信バッファ
が一杯になり、ホスト側にタイムアウトが発生するとい
う問題点がある。
トローラがデータを次々に受信するので、受信バッファ
が一杯になり、ホスト側にタイムアウトが発生するとい
う問題点がある。
【０００８】本発明は上記従来の問題点に鑑み、ＣＰＵ
の負担を軽減し、また、受信データバッファの容量を低
減することができるプリンタ制御装置を提供することを
目的とする。
の負担を軽減し、また、受信データバッファの容量を低
減することができるプリンタ制御装置を提供することを
目的とする。
【０００９】
【課題を解決するための手段】第１の手段は上記目的を
達成するために、ホスト装置に対して処理中か否かを示
すビジー信号とＡＣＫ信号を前記ホスト装置に送信し、
このビジー信号とＡＣＫ信号に基づいてホスト装置が繰
り返して送信する印刷データを受信するプリンタ制御装
置において、データ受信を遅らせる遅延モードを設定す
るための第１のレジスタと、遅延時間を設定するための
第２のレジスタと、ホスト装置からの印刷データを受信
した場合、前記第１のレジスタに遅延モードが設定され
ているときに前記第２のレジスタに設定されている遅延
時間だけビジー信号とＡＣＫ信号を遅らせて前記ホスト
装置に返信する手段と、ビジー信号とＡＣＫ信号を遅ら
せて前記ホスト装置に返信する場合に、割り込み信号を
遅らせてＣＰＵに出力する割り込み手段とを備えたこと
を特徴とする。
達成するために、ホスト装置に対して処理中か否かを示
すビジー信号とＡＣＫ信号を前記ホスト装置に送信し、
このビジー信号とＡＣＫ信号に基づいてホスト装置が繰
り返して送信する印刷データを受信するプリンタ制御装
置において、データ受信を遅らせる遅延モードを設定す
るための第１のレジスタと、遅延時間を設定するための
第２のレジスタと、ホスト装置からの印刷データを受信
した場合、前記第１のレジスタに遅延モードが設定され
ているときに前記第２のレジスタに設定されている遅延
時間だけビジー信号とＡＣＫ信号を遅らせて前記ホスト
装置に返信する手段と、ビジー信号とＡＣＫ信号を遅ら
せて前記ホスト装置に返信する場合に、割り込み信号を
遅らせてＣＰＵに出力する割り込み手段とを備えたこと
を特徴とする。
【００１０】第２の手段は、第１の手段においてホスト
装置から受信したデータをＤＭＡ転送するか、ＣＰＵに
より転送するかを設定するための第３のレジスタを更に
備え、前記割り込み手段が、ホスト装置からの印刷デー
タを受信した場合、前記第３のレジスタにＤＭＡ転送が
セットされ、且つ前記第１のレジスタに遅延モードが設
定されているときに前記第２のレジスタに設定されてい
る遅延時間だけ割り込み信号を遅らせてＣＰＵに出力す
ることを特徴とする。
装置から受信したデータをＤＭＡ転送するか、ＣＰＵに
より転送するかを設定するための第３のレジスタを更に
備え、前記割り込み手段が、ホスト装置からの印刷デー
タを受信した場合、前記第３のレジスタにＤＭＡ転送が
セットされ、且つ前記第１のレジスタに遅延モードが設
定されているときに前記第２のレジスタに設定されてい
る遅延時間だけ割り込み信号を遅らせてＣＰＵに出力す
ることを特徴とする。
【００１１】第３の手段は、第２の手段において前記Ｃ
ＰＵが、前記第２のレジスタに設定されている遅延時間
だけ割り込み信号が遅れている間に緊急状態が発生した
場合に、前記第１のレジスタに設定されている遅延モー
ドをキャンセルし、直ぐにデータを受信するモードに移
行することを特徴とする。
ＰＵが、前記第２のレジスタに設定されている遅延時間
だけ割り込み信号が遅れている間に緊急状態が発生した
場合に、前記第１のレジスタに設定されている遅延モー
ドをキャンセルし、直ぐにデータを受信するモードに移
行することを特徴とする。
【００１２】第４の手段は、ホスト装置に対して処理中
か否かを示すビジー信号とＡＣＫ信号を前記ホスト装置
に送信し、このビジー信号とＡＣＫ信号に基づいてホス
ト装置が繰り返して送信する印刷データを受信するプリ
ンタ制御装置において、周期の異なるＣＰＵ転送モード
用のクロックとＤＭＡ転送モード用のクロックを発生す
るクロック発生手段と、ＣＰＵ転送モード時又はＤＭＡ
転送モード時に応じて前記クロックの１つを選択するク
ロック選択手段と、ホスト装置からの印刷データを受信
した場合、前記クロック選択手段により選択されたクロ
ックの周期に基づいてビジー信号とＡＣＫ信号を遅らせ
て前記ホスト装置に返信する手段と、ビジー信号とＡＣ
Ｋ信号を遅らせて前記ホスト装置に返信する場合に、割
り込み信号を遅らせてＣＰＵに出力する割り込み手段と
を備えたことを特徴とする。
か否かを示すビジー信号とＡＣＫ信号を前記ホスト装置
に送信し、このビジー信号とＡＣＫ信号に基づいてホス
ト装置が繰り返して送信する印刷データを受信するプリ
ンタ制御装置において、周期の異なるＣＰＵ転送モード
用のクロックとＤＭＡ転送モード用のクロックを発生す
るクロック発生手段と、ＣＰＵ転送モード時又はＤＭＡ
転送モード時に応じて前記クロックの１つを選択するク
ロック選択手段と、ホスト装置からの印刷データを受信
した場合、前記クロック選択手段により選択されたクロ
ックの周期に基づいてビジー信号とＡＣＫ信号を遅らせ
て前記ホスト装置に返信する手段と、ビジー信号とＡＣ
Ｋ信号を遅らせて前記ホスト装置に返信する場合に、割
り込み信号を遅らせてＣＰＵに出力する割り込み手段と
を備えたことを特徴とする。
【００１３】第５の手段は、ホスト装置に対して処理中
か否かを示すビジー信号とＡＣＫ信号を前記ホスト装置
に送信し、このビジー信号とＡＣＫ信号に基づいてホス
ト装置が繰り返して送信する印刷データを受信するプリ
ンタ制御装置において、周期の異なる複数種類のクロッ
クを発生するクロック発生手段と、前記複数種類のクロ
ックの１つを選択するＣＰＵと、ホスト装置からの印刷
データを受信した場合、前記ＣＰＵにより選択されたク
ロックの周期に基づいてビジー信号とＡＣＫ信号を遅ら
せて前記ホスト装置に返信する手段と、ビジー信号とＡ
ＣＫ信号を遅らせて前記ホスト装置に返信する場合に、
割り込み信号を遅らせてＣＰＵに出力する割り込み手段
とを備えたことを特徴とする。
か否かを示すビジー信号とＡＣＫ信号を前記ホスト装置
に送信し、このビジー信号とＡＣＫ信号に基づいてホス
ト装置が繰り返して送信する印刷データを受信するプリ
ンタ制御装置において、周期の異なる複数種類のクロッ
クを発生するクロック発生手段と、前記複数種類のクロ
ックの１つを選択するＣＰＵと、ホスト装置からの印刷
データを受信した場合、前記ＣＰＵにより選択されたク
ロックの周期に基づいてビジー信号とＡＣＫ信号を遅ら
せて前記ホスト装置に返信する手段と、ビジー信号とＡ
ＣＫ信号を遅らせて前記ホスト装置に返信する場合に、
割り込み信号を遅らせてＣＰＵに出力する割り込み手段
とを備えたことを特徴とする。
【００１４】第６の手段は、ホスト装置に対して処理中
か否かを示すビジー信号とＡＣＫ信号を前記ホスト装置
に送信し、このビジー信号とＡＣＫ信号に基づいてホス
ト装置が繰り返して送信する印刷データを受信するプリ
ンタ制御装置において、複数種類のクロックを発生する
クロック発生手段と、ＣＰＵ転送モード時又はＤＭＡ転
送モード時に応じて且つＣＰＵの制御に基づいて前記複
数種類のクロックの１つを選択するクロック選択手段
と、ホスト装置からの印刷データを受信した場合、前記
クロック選択手段により選択されたクロックの周期に基
づいてビジー信号とＡＣＫ信号を遅らせて前記ホスト装
置に返信する手段と、ビジー信号とＡＣＫ信号を遅らせ
て前記ホスト装置に返信する場合に、割り込み信号を遅
らせてＣＰＵに出力する割り込み手段とを備えたことを
特徴とする。
か否かを示すビジー信号とＡＣＫ信号を前記ホスト装置
に送信し、このビジー信号とＡＣＫ信号に基づいてホス
ト装置が繰り返して送信する印刷データを受信するプリ
ンタ制御装置において、複数種類のクロックを発生する
クロック発生手段と、ＣＰＵ転送モード時又はＤＭＡ転
送モード時に応じて且つＣＰＵの制御に基づいて前記複
数種類のクロックの１つを選択するクロック選択手段
と、ホスト装置からの印刷データを受信した場合、前記
クロック選択手段により選択されたクロックの周期に基
づいてビジー信号とＡＣＫ信号を遅らせて前記ホスト装
置に返信する手段と、ビジー信号とＡＣＫ信号を遅らせ
て前記ホスト装置に返信する場合に、割り込み信号を遅
らせてＣＰＵに出力する割り込み手段とを備えたことを
特徴とする。
【００１５】第７の手段は、ホスト装置に対して処理中
か否かを示すビジー信号とＡＣＫ信号を前記ホスト装置
に送信し、このビジー信号とＡＣＫ信号に基づいてホス
ト装置が繰り返して送信する印刷データを受信するプリ
ンタ制御装置において、周期の異なる複数種類のクロッ
クを発生するクロック発生手段と、ホスト装置との転送
レートに基づいて前記複数種類のクロックの１つを選択
するクロック選択手段と、ホスト装置からの印刷データ
を受信した場合、前記クロック選択手段により選択され
たクロックの周期に基づいてビジー信号とＡＣＫ信号を
遅らせて前記ホスト装置に返信する手段と、ビジー信号
とＡＣＫ信号を遅らせて前記ホスト装置に返信する場合
に、割り込み信号を遅らせてＣＰＵに出力する割り込み
手段とを備えたことを特徴とする。
か否かを示すビジー信号とＡＣＫ信号を前記ホスト装置
に送信し、このビジー信号とＡＣＫ信号に基づいてホス
ト装置が繰り返して送信する印刷データを受信するプリ
ンタ制御装置において、周期の異なる複数種類のクロッ
クを発生するクロック発生手段と、ホスト装置との転送
レートに基づいて前記複数種類のクロックの１つを選択
するクロック選択手段と、ホスト装置からの印刷データ
を受信した場合、前記クロック選択手段により選択され
たクロックの周期に基づいてビジー信号とＡＣＫ信号を
遅らせて前記ホスト装置に返信する手段と、ビジー信号
とＡＣＫ信号を遅らせて前記ホスト装置に返信する場合
に、割り込み信号を遅らせてＣＰＵに出力する割り込み
手段とを備えたことを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明に係るプリンタ制御
装置の一実施形態を示すブロック図、図２は図１のプリ
ンタ制御装置の通常時の主要信号を示すタイミングチャ
ート、図３は図１のプリンタ制御装置の緊急時の主要信
号を示すタイミングチャートである。
施の形態を説明する。図１は本発明に係るプリンタ制御
装置の一実施形態を示すブロック図、図２は図１のプリ
ンタ制御装置の通常時の主要信号を示すタイミングチャ
ート、図３は図１のプリンタ制御装置の緊急時の主要信
号を示すタイミングチャートである。
【００１７】図１に示すプリンタ制御装置は、少なくと
もＣＰＵ１と、ＲＯＭ２と、主記憶メモリ３と、ホスト
Ｉ／Ｆ（インタフェース）５と、ビデオＩ／Ｆ６と、Ｉ
／Ｏデバイス７と、バスコントローラ１０を有し、この
例ではバスコントローラ１０内にＤＭＡコントローラ
（ＤＭＡＣ）４が設けられている。なお、ＤＭＡコント
ローラ４はバスコントローラ１０の外に設ける場合もあ
る。ＣＰＵ１はこのプリンタ制御装置全体を制御し、こ
のＣＰＵ１のプログラムはＲＯＭ２に予め格納されてい
る。主記憶メモリ３には画像データ、プログラムのワー
ク用データ、テンポラリなデータ等が格納される。
もＣＰＵ１と、ＲＯＭ２と、主記憶メモリ３と、ホスト
Ｉ／Ｆ（インタフェース）５と、ビデオＩ／Ｆ６と、Ｉ
／Ｏデバイス７と、バスコントローラ１０を有し、この
例ではバスコントローラ１０内にＤＭＡコントローラ
（ＤＭＡＣ）４が設けられている。なお、ＤＭＡコント
ローラ４はバスコントローラ１０の外に設ける場合もあ
る。ＣＰＵ１はこのプリンタ制御装置全体を制御し、こ
のＣＰＵ１のプログラムはＲＯＭ２に予め格納されてい
る。主記憶メモリ３には画像データ、プログラムのワー
ク用データ、テンポラリなデータ等が格納される。
【００１８】ＤＭＡコントローラ４はセントロニクス・
インタフェース専用であり、ホストＩ／Ｆ５と主記憶メ
モリ３との間のＤＭＡ（ダイレクト・メモリ・アクセ
ス）転送を制御する。ホストＩ／Ｆ５はホスト５ａと間
のプロトコルを制御して制御信号を送受信すると共に印
刷データを受信する。ビデオＩ／Ｆ６は主記憶メモリ３
上で展開された画像データをビデオ信号に同期して不図
示のプリンタに出力するコントローラであり、Ｉ／Ｏデ
バイス７はその他のＩ／Ｏデバイスであって例えばディ
スク装置である。
インタフェース専用であり、ホストＩ／Ｆ５と主記憶メ
モリ３との間のＤＭＡ（ダイレクト・メモリ・アクセ
ス）転送を制御する。ホストＩ／Ｆ５はホスト５ａと間
のプロトコルを制御して制御信号を送受信すると共に印
刷データを受信する。ビデオＩ／Ｆ６は主記憶メモリ３
上で展開された画像データをビデオ信号に同期して不図
示のプリンタに出力するコントローラであり、Ｉ／Ｏデ
バイス７はその他のＩ／Ｏデバイスであって例えばディ
スク装置である。
【００１９】そして、バスコントローラ１０には、デー
タを取り込む時に遅延モードのオン、オフを設定するた
めの遅延モードレジスタ３ａと、遅延モードがオンの時
に遅延時間を設定するための遅延時間レジスタ３ｂと、
ホスト装置から受信したデータをＤＭＡ転送するか、Ｃ
ＰＵ１により転送するかを設定するためのＤＭＡ／ＣＰ
Ｕモードレジスタ３ｃと、緊急時に遅延モードレジスタ
３ａをキャンセルするための遅延モードキャンセルレジ
スタ３ｄが設けられている。この場合、緊急時でない通
常時では、遅延時間が残っている最中に遅延モードをキ
ャンセルした場合、遅延時間は即座にキャンセルされ
ず、その遅延時間が経過した後に遅延モードレジスタ３
ａがオフにされる。また、遅延時間レジスタ３ｂに設定
されるデータは、ある基準クロックのＮ倍（Ｎは自然
数）である。
タを取り込む時に遅延モードのオン、オフを設定するた
めの遅延モードレジスタ３ａと、遅延モードがオンの時
に遅延時間を設定するための遅延時間レジスタ３ｂと、
ホスト装置から受信したデータをＤＭＡ転送するか、Ｃ
ＰＵ１により転送するかを設定するためのＤＭＡ／ＣＰ
Ｕモードレジスタ３ｃと、緊急時に遅延モードレジスタ
３ａをキャンセルするための遅延モードキャンセルレジ
スタ３ｄが設けられている。この場合、緊急時でない通
常時では、遅延時間が残っている最中に遅延モードをキ
ャンセルした場合、遅延時間は即座にキャンセルされ
ず、その遅延時間が経過した後に遅延モードレジスタ３
ａがオフにされる。また、遅延時間レジスタ３ｂに設定
されるデータは、ある基準クロックのＮ倍（Ｎは自然
数）である。
【００２０】図２はホスト装置５ａとホストＩ／Ｆ５と
の間のインタフェース信号としてホスト装置５ａからホ
ストＩ／Ｆ５に対するデータDATA及びストローブ信号(/
Strobe) （「／」は反転信号に用いる）と、ホストＩ／
Ｆ５からホスト装置５ａに対するビジー信号Busyと確認
信号(/Ack)を示している。また、プリンタ制御装置の内
部信号としてホストＩ／Ｆ５からＣＰＵ１に対する割り
込み信号(/Int)と、ＤＭＡ転送時にＣＰＵ１とＤＭＡコ
ントローラ４との間でやり取りされるＤＭＡ要求信号(/
DREQ) とＤＭＡ確認信号(/DACK) を示している。ＣＰＵ
１は割り込み信号(/Int)が入力するとＤＭＡ要求信号(/
DREQ) をＤＭＡコントローラ４に出力し、ＤＭＡコント
ローラ４をこれを受けてＤＭＡ確認信号(/DACK) をＣＰ
Ｕ１に出力し、ホスト装置５ａがラッチしたデータを主
記憶メモリ３にＤＭＡ転送する。
の間のインタフェース信号としてホスト装置５ａからホ
ストＩ／Ｆ５に対するデータDATA及びストローブ信号(/
Strobe) （「／」は反転信号に用いる）と、ホストＩ／
Ｆ５からホスト装置５ａに対するビジー信号Busyと確認
信号(/Ack)を示している。また、プリンタ制御装置の内
部信号としてホストＩ／Ｆ５からＣＰＵ１に対する割り
込み信号(/Int)と、ＤＭＡ転送時にＣＰＵ１とＤＭＡコ
ントローラ４との間でやり取りされるＤＭＡ要求信号(/
DREQ) とＤＭＡ確認信号(/DACK) を示している。ＣＰＵ
１は割り込み信号(/Int)が入力するとＤＭＡ要求信号(/
DREQ) をＤＭＡコントローラ４に出力し、ＤＭＡコント
ローラ４をこれを受けてＤＭＡ確認信号(/DACK) をＣＰ
Ｕ１に出力し、ホスト装置５ａがラッチしたデータを主
記憶メモリ３にＤＭＡ転送する。
【００２１】図２において、先ず、ホスト装置５ａはビ
ジー信号Busyに基づいてプリンタ制御装置がビジーでな
いことを確認すると、１バイトのデータDATAとストロー
ブ信号(/Strobe) を送信し、ホストＩ／Ｆ５はこの信号
を受信すると次のデータが送られてこないようにビジー
信号Busyをハイにする。
ジー信号Busyに基づいてプリンタ制御装置がビジーでな
いことを確認すると、１バイトのデータDATAとストロー
ブ信号(/Strobe) を送信し、ホストＩ／Ｆ５はこの信号
を受信すると次のデータが送られてこないようにビジー
信号Busyをハイにする。
【００２２】そして、ホストＩ／Ｆ５は遅延モードレジ
スタ３ａがオンであれば、遅延時間レジスタ３ｂに設定
されているＮ×基準クロック分だけビジー信号Busyをロ
ウにする時間と確認信号(/Ack)を送る時間を遅らせると
共に、ＣＰＵ１に対する割り込み信号(/Int)も同様に遅
らせる。そして、ＣＰＵ１は、遅延時間レジスタ３ｂに
設定された遅延時間が経過して割り込み信号(/Int)が入
力するとＤＭＡ要求信号(/DREQ) を発行する。したがっ
て、割り込み信号(/Int)が遅れる時間の間、ＣＰＵ１は
他のジョブの処理を行うことができる。
スタ３ａがオンであれば、遅延時間レジスタ３ｂに設定
されているＮ×基準クロック分だけビジー信号Busyをロ
ウにする時間と確認信号(/Ack)を送る時間を遅らせると
共に、ＣＰＵ１に対する割り込み信号(/Int)も同様に遅
らせる。そして、ＣＰＵ１は、遅延時間レジスタ３ｂに
設定された遅延時間が経過して割り込み信号(/Int)が入
力するとＤＭＡ要求信号(/DREQ) を発行する。したがっ
て、割り込み信号(/Int)が遅れる時間の間、ＣＰＵ１は
他のジョブの処理を行うことができる。
【００２３】ここで、セントロニクスのＤＭＡをサポー
トする場合、ＤＭＡ終了の割り込み信号のみがセットさ
れるので、上記処理のみでは受信間隔は変わらない。そ
こで、受信データの転送をＣＰＵ１により行う（リセッ
ト）か、又はＤＭＡにより行うか（セット）が設定され
るＤＭＡ／ＣＰＵモードレジスタ３ｃが追加されてい
る。この場合には、先ず、同様にホスト装置５ａはビジ
ー信号Busyに基づいてプリンタ制御装置がビジーでない
ことを確認すると、データDATAとストローブ信号(/Stro
be) を送信し、ホストＩ／Ｆ５はこの信号を受信すると
次のデータが送られてこないようにビジー信号Busyをハ
イにする。
トする場合、ＤＭＡ終了の割り込み信号のみがセットさ
れるので、上記処理のみでは受信間隔は変わらない。そ
こで、受信データの転送をＣＰＵ１により行う（リセッ
ト）か、又はＤＭＡにより行うか（セット）が設定され
るＤＭＡ／ＣＰＵモードレジスタ３ｃが追加されてい
る。この場合には、先ず、同様にホスト装置５ａはビジ
ー信号Busyに基づいてプリンタ制御装置がビジーでない
ことを確認すると、データDATAとストローブ信号(/Stro
be) を送信し、ホストＩ／Ｆ５はこの信号を受信すると
次のデータが送られてこないようにビジー信号Busyをハ
イにする。
【００２４】そして、ＤＭＡ／ＣＰＵモードレジスタ３
ｃがセット（ＤＭＡ転送）されている場合には、同様に
遅延モードレジスタ３ａがオンの時にはＤＭＡ転送を行
い、したがって、遅延時間レジスタ３ｂに設定された遅
延時間だけＤＭＡ要求信号(/DREQ) の発行とデータラッ
チが遅れる。
ｃがセット（ＤＭＡ転送）されている場合には、同様に
遅延モードレジスタ３ａがオンの時にはＤＭＡ転送を行
い、したがって、遅延時間レジスタ３ｂに設定された遅
延時間だけＤＭＡ要求信号(/DREQ) の発行とデータラッ
チが遅れる。
【００２５】次に、図３を参照して緊急時の処理を説明
する。ＣＰＵ１は、遅延モードの処理中（遅延時間レジ
スタ３ｂに設定された遅延時間が未だ経過していない
時）に緊急状態が発生すると、即座に遅延モードキャン
セルレジスタ３ｄをセットしてＣＰＵ１による割り込み
でデータ転送を完結し、そして、遅延時間のカウントを
直ぐに停止し、データをラッチしてソフトウエアによる
割り込みモードに移行する。この割り込みモードでは、
データを読み込み、ソフトウエアによりビジー信号Busy
と確認信号(/Ack)を生成し、データ転送を終了する。ま
た、この時、遅延モードレジスタ３ａをディスエーブル
にする。
する。ＣＰＵ１は、遅延モードの処理中（遅延時間レジ
スタ３ｂに設定された遅延時間が未だ経過していない
時）に緊急状態が発生すると、即座に遅延モードキャン
セルレジスタ３ｄをセットしてＣＰＵ１による割り込み
でデータ転送を完結し、そして、遅延時間のカウントを
直ぐに停止し、データをラッチしてソフトウエアによる
割り込みモードに移行する。この割り込みモードでは、
データを読み込み、ソフトウエアによりビジー信号Busy
と確認信号(/Ack)を生成し、データ転送を終了する。ま
た、この時、遅延モードレジスタ３ａをディスエーブル
にする。
【００２６】次に、図４を参照して第２の実施例を説明
する。ここで、上記第１の実施例では、受信データが早
すぎて展開時間が足りなくなったり、受信バッファが直
ぐにフル状態になってタイムアップとなることを遅延モ
ードを設けることにより防止しているが、遅延時間レジ
スタ３ｂは受信モード（ＤＭＡモード／ＣＰＵモード）
の変更毎にＣＰＵ１が最適な遅延値に変更しなければな
らない。そこで、第２の実施例では、受信モード（ＤＭ
Ａモード／ＣＰＵモード）に応じて遅延基準クロックの
間隔を自動的を変化させることにより、よりＣＰＵ１の
負担を軽減し、受信バッファの容量を低減するようにし
ている。
する。ここで、上記第１の実施例では、受信データが早
すぎて展開時間が足りなくなったり、受信バッファが直
ぐにフル状態になってタイムアップとなることを遅延モ
ードを設けることにより防止しているが、遅延時間レジ
スタ３ｂは受信モード（ＤＭＡモード／ＣＰＵモード）
の変更毎にＣＰＵ１が最適な遅延値に変更しなければな
らない。そこで、第２の実施例では、受信モード（ＤＭ
Ａモード／ＣＰＵモード）に応じて遅延基準クロックの
間隔を自動的を変化させることにより、よりＣＰＵ１の
負担を軽減し、受信バッファの容量を低減するようにし
ている。
【００２７】図４において、分周器１１ａはシステムク
ロックを分周してＣＰＵモード用クロックとＤＭＡモー
ドクロックの２種類の周期のクロックを生成する。この
クロックはセレクタ１２により、ＤＭＡモードかＣＰＵ
モードかを決定するＤＭＡイネーブル信号（ＤＭＡＥＮ
信号）に基づいて選択されて遅延カウンタ１３のクロッ
ク入力端子に印加される。これによりＤＭＡモードかＣ
ＰＵモードかに応じて異なる遅延時間が自動的に生成さ
れる。
ロックを分周してＣＰＵモード用クロックとＤＭＡモー
ドクロックの２種類の周期のクロックを生成する。この
クロックはセレクタ１２により、ＤＭＡモードかＣＰＵ
モードかを決定するＤＭＡイネーブル信号（ＤＭＡＥＮ
信号）に基づいて選択されて遅延カウンタ１３のクロッ
ク入力端子に印加される。これによりＤＭＡモードかＣ
ＰＵモードかに応じて異なる遅延時間が自動的に生成さ
れる。
【００２８】次に、図５を参照して第３の実施例を説明
する。分周器１１ｂはシステムクロックを１／２、１／
２2 〜１／２N 分周してＮ種類のクロックを生成し、こ
のクロックはセレクタ１２により、レジスタ１４ａから
のセレクト信号に基づいて選択されて遅延カウンタ１３
のクロック入力端子に印加される。レジスタ１４ａには
ＣＰＵ１によりクロックの選択条件が設定される。これ
によりＮ種類の遅延時間を生成して選択することができ
るので、よりきめ細かな遅延時間を生成することができ
る。
する。分周器１１ｂはシステムクロックを１／２、１／
２2 〜１／２N 分周してＮ種類のクロックを生成し、こ
のクロックはセレクタ１２により、レジスタ１４ａから
のセレクト信号に基づいて選択されて遅延カウンタ１３
のクロック入力端子に印加される。レジスタ１４ａには
ＣＰＵ１によりクロックの選択条件が設定される。これ
によりＮ種類の遅延時間を生成して選択することができ
るので、よりきめ細かな遅延時間を生成することができ
る。
【００２９】次に、図６を参照して第４の実施例を説明
する。ここで、第２の実施例ではＤＭＡモード時、ＣＰ
Ｕモード時には１種類のクロックしか選択できず、デー
タをＣＰＵ１により受信する時間間隔とＤＭＡコントロ
ーラ４により受信する時間間隔は異なるので、きめ細か
さに欠ける。また、第３の実施例ではＤＭＡモード時、
ＣＰＵモード時に切り替わる毎にレジスタ１４ａの値を
変更しなければならない。
する。ここで、第２の実施例ではＤＭＡモード時、ＣＰ
Ｕモード時には１種類のクロックしか選択できず、デー
タをＣＰＵ１により受信する時間間隔とＤＭＡコントロ
ーラ４により受信する時間間隔は異なるので、きめ細か
さに欠ける。また、第３の実施例ではＤＭＡモード時、
ＣＰＵモード時に切り替わる毎にレジスタ１４ａの値を
変更しなければならない。
【００３０】そこで、図６に示す構成は分周器１１ｂ、
遅延カウンタ１３及びレジスタ１４ａは第３の実施例と
同一であるが、セレクタ１２は分周器１１ｂからのクロ
ックをＤＭＡモードかＣＰＵモードかを決定するＤＭＡ
ＥＮ信号とレジスタ１４ａからのセレクト信号に基づい
て選択する。すなわち通常、ＤＭＡモード時よりＣＰＵ
モード時の方がデータを取りに行く時間がかかるので、
ＤＭＡモード時には比較的長めのクロックを選択し、Ｃ
ＰＵモード時には比較的短めのクロックを選択すること
により、遅延時間をきめ細かに変更することができると
共に、ＣＰＵ１はモードが切り替わる毎にレジスタ１４
ａの値を変更する必要がない。
遅延カウンタ１３及びレジスタ１４ａは第３の実施例と
同一であるが、セレクタ１２は分周器１１ｂからのクロ
ックをＤＭＡモードかＣＰＵモードかを決定するＤＭＡ
ＥＮ信号とレジスタ１４ａからのセレクト信号に基づい
て選択する。すなわち通常、ＤＭＡモード時よりＣＰＵ
モード時の方がデータを取りに行く時間がかかるので、
ＤＭＡモード時には比較的長めのクロックを選択し、Ｃ
ＰＵモード時には比較的短めのクロックを選択すること
により、遅延時間をきめ細かに変更することができると
共に、ＣＰＵ１はモードが切り替わる毎にレジスタ１４
ａの値を変更する必要がない。
【００３１】次に、図７を参照して第５の実施例を説明
する。ここで、上記第１の実施例では、受信データが早
すぎて展開時間が足りなくなったり、受信バッファが直
ぐにフル状態になってタイムアップとなることを遅延モ
ードを設けることにより防止しているが、受信モードの
変更毎に最適な遅延値に変更しなければならない。そこ
で、第７の実施例では、転送レートを計測する回路を設
けて自動的に受信モード間隔を変化させることにより、
よりＣＰＵ１の負担を軽減し、受信バッファの容量を低
減するようにしている。
する。ここで、上記第１の実施例では、受信データが早
すぎて展開時間が足りなくなったり、受信バッファが直
ぐにフル状態になってタイムアップとなることを遅延モ
ードを設けることにより防止しているが、受信モードの
変更毎に最適な遅延値に変更しなければならない。そこ
で、第７の実施例では、転送レートを計測する回路を設
けて自動的に受信モード間隔を変化させることにより、
よりＣＰＵ１の負担を軽減し、受信バッファの容量を低
減するようにしている。
【００３２】図７において、分周器１１ｂはシステムク
ロックを１／２、１／２2 〜１／２N 分周してＮ種類の
クロックを生成し、このクロックは受信監視回路１５か
らのセレクト信号に基づいてセレクタ１２により選択さ
れ、遅延カウンタ１３のクロック入力端子に印加され
る。受信監視回路１５は受信データバッファの空き容量
と、ＤＭＡモードかＣＰＵモードかを決定するＤＭＡＥ
Ｎ信号と、受信間隔を知るためのStrobe信号、更には過
去のデータ受信間隔を知るためのフィードバックデータ
を監視し、また、レジスタ１４ｂからの遅延係数に基づ
いてクロックを選択する。
ロックを１／２、１／２2 〜１／２N 分周してＮ種類の
クロックを生成し、このクロックは受信監視回路１５か
らのセレクト信号に基づいてセレクタ１２により選択さ
れ、遅延カウンタ１３のクロック入力端子に印加され
る。受信監視回路１５は受信データバッファの空き容量
と、ＤＭＡモードかＣＰＵモードかを決定するＤＭＡＥ
Ｎ信号と、受信間隔を知るためのStrobe信号、更には過
去のデータ受信間隔を知るためのフィードバックデータ
を監視し、また、レジスタ１４ｂからの遅延係数に基づ
いてクロックを選択する。
【００３３】受信監視回路１５は例えば受信データバッ
ファが半分程度になると遅めのクロックを選択したり、
また、Strobe信号の間隔が平均的に長くなると早めのク
ロックを選択する。そして、このようにして遅延カウン
タのクロック周期を自動的に変えるので、遅延係数を一
旦設定する受信を殆ど自動的に行うことができる。
ファが半分程度になると遅めのクロックを選択したり、
また、Strobe信号の間隔が平均的に長くなると早めのク
ロックを選択する。そして、このようにして遅延カウン
タのクロック周期を自動的に変えるので、遅延係数を一
旦設定する受信を殆ど自動的に行うことができる。
【００３４】レジスタ１４ｂの遅延係数は、おおよその
遅延閾値を決定するためのものであり、受信監視回路１
５の全ての監視信号から計算された値がこの閾値を越え
るか否かに応じて受信監視回路１５のセレクト信号を調
整するためのものである。また、この遅延係数は補正用
にも使用することができる。
遅延閾値を決定するためのものであり、受信監視回路１
５の全ての監視信号から計算された値がこの閾値を越え
るか否かに応じて受信監視回路１５のセレクト信号を調
整するためのものである。また、この遅延係数は補正用
にも使用することができる。
【００３５】
【発明の効果】以上説明したように請求項１記載の発明
によれば、ホスト装置からの印刷データを受信した場
合、第１のレジスタに遅延モードが設定されているとき
に第２のレジスタに設定されている遅延時間だけＡＣＫ
信号を遅らせてホスト装置に返信し、また、割り込み信
号を遅らせてＣＰＵに出力するので、ＣＰＵに割り込む
時間を平均化することができ、その結果、ＣＰＵの負担
を軽減し、また、受信データバッファの容量を低減する
ことができる。
によれば、ホスト装置からの印刷データを受信した場
合、第１のレジスタに遅延モードが設定されているとき
に第２のレジスタに設定されている遅延時間だけＡＣＫ
信号を遅らせてホスト装置に返信し、また、割り込み信
号を遅らせてＣＰＵに出力するので、ＣＰＵに割り込む
時間を平均化することができ、その結果、ＣＰＵの負担
を軽減し、また、受信データバッファの容量を低減する
ことができる。
【００３６】請求項２記載の発明によれば、ホスト装置
から受信したデータをＤＭＡ転送するか、ＣＰＵにより
転送するかを設定するための第３のレジスタを更に備
え、第３のレジスタにＤＭＡ転送がセットされ、且つ第
１のレジスタに遅延モードが設定されているときに第２
のレジスタに設定されている遅延時間だけ割り込み信号
を遅らせてＣＰＵに出力するので、セントロニクス・イ
ンタフェースを介してデータ転送を行う場合にも印刷デ
ータの受信間隔を長くすることができ、その結果、ＣＰ
Ｕの負担を軽減し、また、受信データバッファの容量を
低減することができる。
から受信したデータをＤＭＡ転送するか、ＣＰＵにより
転送するかを設定するための第３のレジスタを更に備
え、第３のレジスタにＤＭＡ転送がセットされ、且つ第
１のレジスタに遅延モードが設定されているときに第２
のレジスタに設定されている遅延時間だけ割り込み信号
を遅らせてＣＰＵに出力するので、セントロニクス・イ
ンタフェースを介してデータ転送を行う場合にも印刷デ
ータの受信間隔を長くすることができ、その結果、ＣＰ
Ｕの負担を軽減し、また、受信データバッファの容量を
低減することができる。
【００３７】請求項３記載の発明によれば、前記第２の
レジスタに設定されている遅延時間だけ割り込み信号が
遅れている間に緊急状態が発生した場合に、ＣＰＵが第
１のレジスタに設定されている遅延モードをキャンセル
し、直ぐにデータを受信するモードに移行するので、ホ
スト側に時間的な制約がある場合にタイムアウトするこ
となくデータ転送を継続することができる。
レジスタに設定されている遅延時間だけ割り込み信号が
遅れている間に緊急状態が発生した場合に、ＣＰＵが第
１のレジスタに設定されている遅延モードをキャンセル
し、直ぐにデータを受信するモードに移行するので、ホ
スト側に時間的な制約がある場合にタイムアウトするこ
となくデータ転送を継続することができる。
【００３８】請求項４記載の発明によれば、周期の異な
るＣＰＵ転送モード用のクロックとＤＭＡ転送モード用
のクロックを発生して設定モードに応じて選択し、クロ
ックの周期に基づいてＡＣＫ信号を遅らせてホスト装置
に返信し、また、割り込み信号を遅らせてＣＰＵに出力
するので、更にＣＰＵの負担を軽減し、また、受信デー
タバッファの容量を低減することができる。
るＣＰＵ転送モード用のクロックとＤＭＡ転送モード用
のクロックを発生して設定モードに応じて選択し、クロ
ックの周期に基づいてＡＣＫ信号を遅らせてホスト装置
に返信し、また、割り込み信号を遅らせてＣＰＵに出力
するので、更にＣＰＵの負担を軽減し、また、受信デー
タバッファの容量を低減することができる。
【００３９】請求項５記載の発明によれば、周期の異な
る複数種類のクロックを発生してＣＰＵによりその１つ
を選択し、クロックの周期に基づいてＡＣＫ信号を遅ら
せてホスト装置に返信し、また、割り込み信号を遅らせ
てＣＰＵに出力するので、よりきめ細かな遅延時間を設
定することができ、したがって、更にＣＰＵの負担を軽
減し、また、受信データバッファの容量を低減すること
ができる。
る複数種類のクロックを発生してＣＰＵによりその１つ
を選択し、クロックの周期に基づいてＡＣＫ信号を遅ら
せてホスト装置に返信し、また、割り込み信号を遅らせ
てＣＰＵに出力するので、よりきめ細かな遅延時間を設
定することができ、したがって、更にＣＰＵの負担を軽
減し、また、受信データバッファの容量を低減すること
ができる。
【００４０】請求項６記載の発明によれば、周期の異な
る複数種類のクロックを発生してＣＰＵ転送モード又は
ＤＭＡ転送モードの設定とＣＰＵによりその１つを選択
し、クロックの周期に基づいてＡＣＫ信号を遅らせてホ
スト装置に返信し、また、割り込み信号を遅らせてＣＰ
Ｕに出力するので、よりきめ細かな遅延時間を設定する
ことができ、したがって、更にＣＰＵの負担を軽減し、
また、受信データバッファの容量を低減することができ
る。
る複数種類のクロックを発生してＣＰＵ転送モード又は
ＤＭＡ転送モードの設定とＣＰＵによりその１つを選択
し、クロックの周期に基づいてＡＣＫ信号を遅らせてホ
スト装置に返信し、また、割り込み信号を遅らせてＣＰ
Ｕに出力するので、よりきめ細かな遅延時間を設定する
ことができ、したがって、更にＣＰＵの負担を軽減し、
また、受信データバッファの容量を低減することができ
る。
【００４１】請求項７記載の発明によれば、周期の異な
る複数種類のクロックを発生してホスト装置との転送レ
ートに基づいてその１つを選択し、クロックの周期に基
づいてＡＣＫ信号を遅らせてホスト装置に返信し、ま
た、割り込み信号を遅らせてＣＰＵに出力するので、よ
りきめ細かな遅延時間を設定することができ、したがっ
て、更にＣＰＵの負担を軽減し、また、受信データバッ
ファの容量を低減することができる。
る複数種類のクロックを発生してホスト装置との転送レ
ートに基づいてその１つを選択し、クロックの周期に基
づいてＡＣＫ信号を遅らせてホスト装置に返信し、ま
た、割り込み信号を遅らせてＣＰＵに出力するので、よ
りきめ細かな遅延時間を設定することができ、したがっ
て、更にＣＰＵの負担を軽減し、また、受信データバッ
ファの容量を低減することができる。
【図１】本発明に係るプリンタ制御装置の一実施形態を
示すブロック図である。
示すブロック図である。
【図２】図１のプリンタ制御装置の通常時の主要信号を
示すタイミングチャートである。
示すタイミングチャートである。
【図３】図１のプリンタ制御装置の緊急時の主要信号を
示すタイミングチャートである。
示すタイミングチャートである。
【図４】第２の実施例のプリンタ制御装置の要部を示す
ブロック図である。
ブロック図である。
【図５】第３の実施例のプリンタ制御装置の要部を示す
ブロック図である。
ブロック図である。
【図６】第４の実施例のプリンタ制御装置の要部を示す
ブロック図である。
ブロック図である。
【図７】第５の実施例のプリンタ制御装置の要部を示す
ブロック図である。
ブロック図である。
１ ＣＰＵ ３ 主記憶メモリ ３ａ 遅延モードレジスタ ３ｂ 遅延時間レジスタ ３ｃ ＤＭＡ／ＣＰＵモードレジスタ ３ｄ 遅延モードキャンセルレジスタ ４ ＤＭＡコントローラ ５ ホストＩ／Ｆ ５ａ ホスト装置 １０ バスコントローラ １１ａ，１１ｂ 分周器 １２ セレクタ １３ 遅延カウンタ １４ａ，１４ｂ レジスタ １５ 受信監視回路
Claims (7)
- 【請求項１】 ホスト装置に対して処理中か否かを示す
ビジー信号とＡＣＫ信号を前記ホスト装置に送信し、こ
のビジー信号とＡＣＫ信号に基づいてホスト装置が繰り
返して送信する印刷データを受信するプリンタ制御装置
において、 データ受信を遅らせる遅延モードを設定するための第１
のレジスタと、 遅延時間を設定するための第２のレジスタと、 ホスト装置からの印刷データを受信した場合、前記第１
のレジスタに遅延モードが設定されているときに前記第
２のレジスタに設定されている遅延時間だけビジー信号
とＡＣＫ信号を遅らせて前記ホスト装置に返信する手段
と、 ビジー信号とＡＣＫ信号を遅らせて前記ホスト装置に返
信する場合に、割り込み信号を遅らせてＣＰＵに出力す
る割り込み手段と、を備えたことを特徴とするプリンタ
制御装置。 - 【請求項２】 ホスト装置から受信したデータをＤＭＡ
転送するか、ＣＰＵにより転送するかを設定するための
第３のレジスタを更に備え、前記割り込み手段は、ホス
ト装置からの印刷データを受信した場合、前記第３のレ
ジスタにＤＭＡ転送がセットされ、且つ前記第１のレジ
スタに遅延モードが設定されているときに前記第２のレ
ジスタに設定されている遅延時間だけ割り込み信号を遅
らせてＣＰＵに出力することを特徴とする請求項１記載
のプリンタ制御装置。 - 【請求項３】 前記ＣＰＵは、前記第２のレジスタに設
定されている遅延時間だけ割り込み信号が遅れている間
に緊急状態が発生した場合に、前記第１のレジスタに設
定されている遅延モードをキャンセルし、直ぐにデータ
を受信するモードに移行することを特徴とする請求項２
記載のプリンタ制御装置。 - 【請求項４】 ホスト装置に対して処理中か否かを示す
ビジー信号とＡＣＫ信号を前記ホスト装置に送信し、こ
のビジー信号とＡＣＫ信号に基づいてホスト装置が繰り
返して送信する印刷データを受信するプリンタ制御装置
において、 周期の異なるＣＰＵ転送モード用のクロックとＤＭＡ転
送モード用のクロックを発生するクロック発生手段と、 ＣＰＵ転送モード時又はＤＭＡ転送モード時に応じて前
記クロックの１つを選択するクロック選択手段と、 ホスト装置からの印刷データを受信した場合、前記クロ
ック選択手段により選択されたクロックの周期に基づい
てビジー信号とＡＣＫ信号を遅らせて前記ホスト装置に
返信する手段と、 ビジー信号とＡＣＫ信号を遅らせて前記ホスト装置に返
信する場合に、割り込み信号を遅らせてＣＰＵに出力す
る割り込み手段と、を備えたことを特徴とするプリンタ
制御装置。 - 【請求項５】 ホスト装置に対して処理中か否かを示す
ビジー信号とＡＣＫ信号を前記ホスト装置に送信し、こ
のビジー信号とＡＣＫ信号に基づいてホスト装置が繰り
返して送信する印刷データを受信するプリンタ制御装置
において、 周期の異なる複数種類のクロックを発生するクロック発
生手段と、 前記複数種類のクロックの１つを選択するＣＰＵと、 ホスト装置からの印刷データを受信した場合、前記ＣＰ
Ｕにより選択されたクロックの周期に基づいてビジー信
号とＡＣＫ信号を遅らせて前記ホスト装置に返信する手
段と、 ビジー信号とＡＣＫ信号を遅らせて前記ホスト装置に返
信する場合に、割り込み信号を遅らせてＣＰＵに出力す
る割り込み手段と、を備えたことを特徴とするプリンタ
制御装置。 - 【請求項６】 ホスト装置に対して処理中か否かを示す
ビジー信号とＡＣＫ信号を前記ホスト装置に送信し、こ
のビジー信号とＡＣＫ信号に基づいてホスト装置が繰り
返して送信する印刷データを受信するプリンタ制御装置
において、 周期の異なる複数種類のクロックを発生するクロック発
生手段と、 ＣＰＵ転送モード時又はＤＭＡ転送モード時に応じて且
つＣＰＵの制御に基づいて前記複数種類のクロックの１
つを選択するクロック選択手段と、 ホスト装置からの印刷データを受信した場合、前記クロ
ック選択手段により選択されたクロックの周期に基づい
てビジー信号とＡＣＫ信号を遅らせて前記ホスト装置に
返信する手段と、 ビジー信号とＡＣＫ信号を遅らせて前記ホスト装置に返
信する場合に、割り込み信号を遅らせてＣＰＵに出力す
る割り込み手段と、を備えたことを特徴とするプリンタ
制御装置。 - 【請求項７】 ホスト装置に対して処理中か否かを示す
ビジー信号とＡＣＫ信号を前記ホスト装置に送信し、こ
のビジー信号とＡＣＫ信号に基づいてホスト装置が繰り
返して送信する印刷データを受信するプリンタ制御装置
において、 周期の異なる複数種類のクロックを発生するクロック発
生手段と、 ホスト装置との転送レートに基づいて前記複数種類のク
ロックの１つを選択するクロック選択手段と、 ホスト装置からの印刷データを受信した場合、前記クロ
ック選択手段により選択されたクロックの周期に基づい
てビジー信号とＡＣＫ信号を遅らせて前記ホスト装置に
返信する手段と、 ビジー信号とＡＣＫ信号を遅らせて前記ホスト装置に返
信する場合に、割り込み信号を遅らせてＣＰＵに出力す
る割り込み手段と、を備えたことを特徴とするプリンタ
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8115101A JPH09277664A (ja) | 1996-02-13 | 1996-05-09 | プリンタ制御装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2544496 | 1996-02-13 | ||
| JP8-25444 | 1996-02-13 | ||
| JP8115101A JPH09277664A (ja) | 1996-02-13 | 1996-05-09 | プリンタ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09277664A true JPH09277664A (ja) | 1997-10-28 |
Family
ID=26363055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8115101A Pending JPH09277664A (ja) | 1996-02-13 | 1996-05-09 | プリンタ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09277664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100390723C (zh) * | 2005-07-08 | 2008-05-28 | 科诚股份有限公司 | 多通道序列传输与控制装置及其方法 |
-
1996
- 1996-05-09 JP JP8115101A patent/JPH09277664A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100390723C (zh) * | 2005-07-08 | 2008-05-28 | 科诚股份有限公司 | 多通道序列传输与控制装置及其方法 |
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