JPH0713854A

JPH0713854A - 高速メモリ・アクセス方式

Info

Publication number: JPH0713854A
Application number: JP15641193A
Authority: JP
Inventors: Michiko Yamazaki; 実千子山崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-06-28
Filing date: 1993-06-28
Publication date: 1995-01-17

Abstract

(57)【要約】【目的】メモリ・アクセスを高速に行う方式に関し、低
速メモリを用いて、高速アクセスを可能にした高速メモ
リ・アクセス方式を提供することを目的とする。【構成】ＣＰＵ１からのアドレス指定に応じて複数のＲ
ＡＭ２₁ 〜２₄ のデータを順次読みだしてＣＰＵ１に入
力するメモリ・アクセス方式において、各ＲＡＭ２₁ 〜
２₄ を常時動作可能にしてＣＰＵ１からのアドレスの上
位ビットに応じてデータを読み出すとともに、デコーダ
６を設けて、ＣＰＵ１からのアドレスの下位ビットをデ
コードし、バッファ４₁ 〜４₄ を設けて、このデコード
出力に応じてＲＡＭ２₁ 〜２₄ からの読出しデータをそ
れぞれＣＰＵ１に転送し、アドレス変化検出部７を設け
て、ＣＰＵからのアドレスが単調増加するときノンウェ
イトで読出し終了を示すＡＣＫ信号をＣＰＵ１に返送
し、アドレスが大幅に変化するとき所定のウェイト時間
後にＡＣＫ信号をＣＰＵ１に返送することで構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリ・アクセスを高
速に行う方式に関し、特に低速メモリを用いても、高速
アクセスを行うことができるようにした、高速メモリ・
アクセス方式に関するものである。

【０００２】マイクロプロセッサを搭載した無線通信用
各種制御装置等においては、高性能化のために、高速マ
イクロプロセッサ（ＭＣ６８０３０等）が採用される傾
向になっている。

【０００３】マイクロプロセッサの性能は、クロックの
高速化に伴って飛躍的に向上しており、これに伴ってメ
モリ・アクセス時間の短縮が求められている。特に、低
価格の通常のメモリを使用した場合でも、高速アクセス
を行えるようにすることが望ましい。

【０００４】

【従来の技術】図６は、従来のマイクロ・プロセッサの
メモリ・アクセス回路の構成例を示したものである。図
中、１はマイクロ・プロセッサ（ＣＰＵ）を示し、２₁
〜２₄はそれぞれメモリ・セル（ＲＡＭ）である。３は
アドレスをデコードして各ＲＡＭのチップセレクト（Ｃ
Ｓ）信号を出力するアドレス・デコーダである。また４
はＣＰＵ１とＲＡＭ２₁ 〜２₄ との間でデータの送受信
を行うバッファ、５はＣＰＵ１からＲＡＭ２₁ 〜２₄ に
アドレスを転送するバッファである。

【０００５】ＣＰＵ１からのアドレス信号は、バッファ
５を介して各ＲＡＭ２₁ 〜２₄ に与えられる。アドレス
・デコーダ３は、ＣＰＵ１からのリード（Ｒ）またはラ
イト（Ｗ）の指令に応じて、アドレスＡ０〜Ａｎを各バ
スサイクルごとにデコードして、ＣＳ信号を発生してそ
れぞれのＲＡＭに与える。各ＲＡＭは、ＣＳ信号を受け
取った時点から、リード時には、アドレスによって指定
されたセルのデータを読み出して、双方向バッファ４を
経てＣＰＵ１に与え、ライト時には、ＣＰＵ１から出力
されたデータを、双方向バッファ４を経て、ＲＡＭにお
ける指定されたアドレスに書き込む。

【０００６】

【発明が解決しようとする課題】図６に示されたメモリ
・アクセス回路において、ＲＡＭ２₁ 〜２₄ に通常の低
価格メモリを使用した場合、ＣＳ信号受信からデータ送
出までには、１００ｎｓ程度の時間がかかる。そのた
め、高速クロックのマイクロ・プロセッサを使用して
も、メモリ・アクセス時にウェイト（待ち）時間がかか
り、あまり性能が上がらない。またメモリを高速化する
ために、プロセッサ内にキャッシュ・メモリを多量に使
用した場合には、プロセッサが高価なものになることを
避けられない。

【０００７】本発明は、このような従来技術の課題を解
決しようとするものであって、マイクロ・プロセッサの
メモリ・アクセス回路において、低速メモリを用いて高
速アクセスを行うことができる、高速メモリ・アクセス
方式を提供することを目的としている。

【０００８】

【課題を解決するための手段】

(1) ＣＰＵ１からのアドレス指定に応じて複数のＲＡＭ
２₁ 〜２₄ のデータを順次読み出してＣＰＵ１に入力す
るメモリ・アクセス方式において、各ＲＡＭ２ ₁ 〜２₄
を常時動作可能にしてＣＰＵ１からのアドレスの上位ビ
ットに応じてデータを読み出すとともに、ＣＰＵ１から
のアドレスの下位ビットをデコードするデコーダ６と、
このデコード出力に応じてＲＡＭ２₁ 〜２₄ からの読出
しデータをそれぞれＣＰＵ１に転送するバッファ４₁ 〜
４₄ と、ＣＰＵからのアドレスが単調増加するときノン
ウェイトで読出し終了を示すＡＣＫ信号をＣＰＵ１に返
送し、アドレスが大幅に変化するとき所定のウェイト時
間後にＡＣＫ信号をＣＰＵ１に返送するアドレス変化検
出部７とを設ける。

【０００９】(2) ＣＰＵ１からのアドレス指定に応じて
複数のＲＡＭ２₁ 〜２₄ のデータを順次読み出してＣＰ
Ｕ１に入力するメモリ・アクセス方式において、各ＲＡ
Ｍ２ ₁ 〜２₄ を常時動作可能にしてＣＰＵ１からのアド
レスの上位ビットに応じてデータを読み出すとともに、
ＣＰＵ１からのアドレスの下位ビットをデコードするデ
コーダ６と、このデコード出力に応じてＲＡＭ２₁ 〜２
₄ からの読出しデータをそれぞれＣＰＵ１に転送するバ
ッファ４₁ 〜４₄ と、各ＲＡＭ２₁ 〜２₄ に対するバー
スト・アクセス時、ＣＰＵ１からのアドレスの下位ビッ
トを抽出してデコーダ６に入力するとともに、アドレス
が単調に増加するとき、ノンウェイトで読出し終了を示
すＡＣＫ信号をＣＰＵ１に返送し、アドレスが大幅に変
化するとき所定のウェイト時間後にＡＣＫ信号をＣＰＵ
１に返送するバースト・アドレス発生回路８とを設け
る。

【００１０】(3) (2) において、ＣＰＵ１からのアドレ
スをバースト・アクセス・サイクル時間だけインクリメ
ントするアドレス・インクリメント部１０と、このイン
クリメントされたアドレスとＣＰＵ１からのアドレスと
の一致を検出する比較部１１とを設け、バースト・アク
セス時、先頭ワードを格納したＲＡＭ２₁ のアドレスを
インクリメントされたアドレスに切替えるとともに、比
較部１１における一致検出時、バースト・アドレス発生
回路８からノンウェイトでＡＣＫ信号をＣＰＵ１に返送
する。

【００１１】(4) ＣＰＵ１からのアドレス指定に応じて
複数のプログラム用ＲＡＭ２₁ 〜２ ₄ のデータを順次読
み出してＣＰＵ１に入力するメモリ・アクセス方式にお
いて、各ＲＡＭ２₁ 〜２₄ を常時動作可能にしてＣＰＵ
１からのアドレスの上位ビットに応じてデータを読み出
すとともに、ＣＰＵ１からのプログラムＲＡＭ指定時、
ＣＰＵ１からのアドレスの下位ビットをデコードするデ
コーダ９と、このデコード出力に応じてＲＡＭ２₁ 〜２
₄ からの読出しデータをそれぞれＣＰＵ１に転送するバ
ッファ４₁ 〜４₄ と、ＣＰＵ１からのアドレスをラッチ
するアドレス・ラッチ部１５と、ラッチされたアドレス
とＣＰＵ１からのアドレスとを比較する比較部１１と、
この比較結果、アドレスが単調に増加するとき、ノンウ
ェイトで読出し終了を示すＡＣＫ信号をＣＰＵ１に返送
し、アドレスが大幅に変化するとき所定のウェイト時間
後にＡＣＫ信号をＣＰＵ１に返送するＡＣＫ生成部１６
とを設ける。

【００１２】(5) (4) において、ＣＰＵ１からのアドレ
スをバースト・アクセス・サイクル時間だけインクリメ
ントするアドレス・インクリメント部１０を設けるとと
もに、比較部１１においてインクリメントされたアドレ
スとＣＰＵ１からのアドレスとの一致を検出し、バース
ト・アクセス時、先頭ワードを格納したＲＡＭ２₁ のア
ドレスをインクリメントされたアドレスに切替えるとと
もに、比較部１１におけるインクリメントされたアドレ
スとＣＰＵ１からのアドレスとの一致検出時、ＡＣＫ生
成部１６からノンウェイトでＡＣＫ信号をＣＰＵ１に返
送する。

【００１３】

【作用】図１は、本発明の原理的構成を示したものであ
って、図６におけると同じものを同じ番号で示し、４₁
〜４₄ はＣＰＵ１とＲＡＭ２₁ 〜２₄ との間でデータの
送受信を行うバッファ、６はアドレスをデコードして各
バッファ４₁ 〜４₄ をオン，オフするゲート信号を出力
するデコーダ、７はアドレスの変化を検出するアドレス
変化検出部である。

【００１４】ＲＡＭ２₁ 〜２₄ は、ＣＳ信号が常時アク
ティブになっているとともに、バッファ５を介してＣＰ
Ｕ１からのアドレスの上位ビットＡ２〜Ａｎを常に与え
られているので、ＲＡＭ２₁ 〜２₄ からデータが予め読
み出されている。デコーダ６は、ＣＰＵ１からのアドレ
スの下位ビットＡ０，Ａ１をデコードした結果に応じ
て、バッファ４₁ 〜４₄ のいずれかをオンにするので、
対応するＲＡＭからのデータＤ０〜Ｄ７がＣＰＵ１に対
して出力される。

【００１５】プログラムが実行される場合、分岐命令等
が実行されるまでは、ＣＰＵ１におけるアドレス発生用
のプログラム・カウンタは単調増加し、プログラム・カ
ウンタの示すポインタ・アドレスのメモリから命令を取
り出して実行している。従って、図１のように構成し、
上位のアドレスをＲＡＭに入力して予めデータを読み出
しておき、下位アドレスによって順次バッファ４₁ 〜４
₄ を切り替えてオンにすることによって、高速メモリ、
すなわちＣＰＵ１内のキャッシュ・メモリにアクセスし
ているのと同じタイミングで、高速にデータ読出しを行
うことができる。

【００１６】この場合、アドレス変化検出部７は、アド
レスが単調増加しているときは、バッファの切替え終了
と同時に応答（ＡＣＫ）信号をＣＰＵ１に返し、これに
よってＣＰＵ１が次のアドレスを出力することによっ
て、メモリ・アクセスがノンウェイト、すなわちバッフ
ァのゲート遅延のみによって行われるようにし、アドレ
スが大きく変化したときは、所定のウェイト時間後にＡ
ＣＫ信号をＣＰＵ１に返すようにする。

【００１７】

【実施例】図２は、本発明の実施例(1) を示したもので
あって、３２ビットプロセッサで内部にキャッシュ・メ
モリを持っているものが、そのキャッシュフィル制御を
バースト・メモリ・アクセスで行う場合に、本発明を適
用した例を示している。図１におけると同じものを同じ
番号で示し、８はバースト・アドレス発生回路である。

【００１８】バースト・モードのメモリ・アクセスで
は、多数ワードの連続読出しが発生する。図２の場合
は、ＣＰＵ１のアドレスＡ０〜Ａ３１を４個のＲＡＭ２
₁ 〜２₄に与えることによって、４ワードの連続読出し
が行われる。

【００１９】バースト・アドレス発生回路８は、ＣＰＵ
１のバースト動作要求信号ＣＢＲＥＱに応じて、ＣＰＵ
１のアドレスから、下位アドレスＡ２，Ａ３を抽出して
デコーダ６に入力する。デコーダ６はアドレスＡ２，Ａ
３をデコードした結果に応じて、順次、バッファ４₁ 〜
４₄ のいずれかをオンにするので、対応するＲＡＭから
のデータが、１ワードずつＣＰＵ１に対して出力され
る。

【００２０】この際、バースト・アドレス発生回路８
は、先頭ワードに対しては、所定のウェイト時間をおい
てＡＣＫ信号を返すが、次のワードからは、デコーダ９
の制御に基づくバッファの切替えに応じてＡＣＫ信号を
返すので、数ｎｓのバッファのゲート遅延のみで、ノン
ウェイトでＡＣＫ信号を返すことができ、ＣＰＵ１はＡ
ＣＫ信号の返送によって次のアドレスを出力するので、
高速メモリ（キャッシュ・メモリ）にアクセスするのと
同じタイミングで、高速にデータ読出しを行うことがで
きる。

【００２１】図３は、本発明の実施例(2) を示したもの
であって、図２の場合と同様にキャッシュフィル制御を
バースト・メモリ・アクセスで行うが、先頭ワードの読
出しもノンウェイトで行えるようにした例を示してい
る。図２におけると同じものを同じ番号で示し、１０は
アドレス・インクリメント部、１１は比較部、１２，１
３はバッファ、１４はインバータである。

【００２２】バースト・アクセスが連続アドレスで連続
的に発生した場合、ＣＰＵ１からのＣＢＲＥＱ信号に応
じて、アドレス・インクリメント部１０は、ＣＰＵ１か
らのアドレスＡ０〜Ａ３１を、１バースト・アクセス・
サイクル分、インクリメントして出力する。

【００２３】比較部１１は、ＣＰＵ１から発生したアド
レスと、アドレス・インクリメント部１０からのインク
リメントされたアドレスとの一致の検出によって、先頭
ワードの読出しが終了したことを検出したとき、制御信
号を発生してバッファ１２をオンにし、バッファ１３を
オフにすることによって、アドレス・インクリメント部
１０からのインクリメントされたアドレスを、先頭ワー
ドのＲＡＭ２₁ に与える。

【００２４】バースト・アドレス発生回路８は、ＣＰＵ
１からのアドレスにおける下位アドレスＡ２，Ａ３を出
力するので、デコーダ６を介してバッファ４₁ 〜４₄ が
順次オンに制御され、図２の場合と同様にして、ＲＡＭ
２₁ 〜２₄ のデータが順次出力される。

【００２５】バースト・アドレス発生回路８は、比較部
１１における一致検出時、バッファのゲート遅延のみで
ＡＣＫ信号をＣＰＵ１に返すので、先頭ワードの読出し
時にも、ウェイト時間が生じない。

【００２６】図２に示された実施例では、各バースト・
サイクルの先頭ワードでウェイト時間を発生するが、図
３の実施例では、予めアドレスをインクリメントして先
頭ワードを出力しておくので、バースト・アクセスが連
続アドレスで連続的に発生した場合にも、先頭ワードで
ウェイト時間を設ける必要がない。

【００２７】このように図３に示された実施例では、バ
ースト・モードにおいて、先頭ワードを含むすべてのワ
ードに対して、バッファのゲート遅延のみで、ノンウェ
イトでＡＣＫ信号を返すことができ、高速にデータ読出
しを行うことができる。

【００２８】図４は、本発明の実施例(3) を示したもの
であって、ＲＡＭをプログラム用とデータ用とに分け
て、プログラム用のＲＡＭに対するアクセスに、本発明
を適用した例を示している。図３におけると同じものを
同じ番号で示し、９はデコーダ、１５はアドレス・ラッ
チ部、１６はＡＣＫ生成部、１７はデコーダである。

【００２９】ＣＰＵ１は、プログラム用のＲＡＭ２₁ 〜
２₄ にアクセスするか、データ用のＲＡＭ２₅ にアクセ
スするかを、ファンクション・コードＦＣ０〜ＦＣ２に
よって指定する。デコーダ１７はこれをデコードして、
プログラム用のＲＡＭに対するアクセスであったとき、
制御信号を発生して、デコーダ９および比較部１１を動
作状態にする。

【００３０】３２ビットプロセッサからなるＣＰＵ１か
らの、アドレスの上位ビットＡ４〜Ａ３１を各ＲＡＭ２
₁ 〜２₅ に与えることによって、各ＲＡＭから予めデー
タが読み出されている。プログラム用のＲＡＭ２₁ 〜２
₄ のアクセス時であって、プログラム・アドレスが単調
増加しているときは、デコーダ９が、アドレスの下位ビ
ットＡ２，Ａ３をデコードして、バッファ４₁ 〜４₄ を
順次切り替えてオンにすることによって、プログラム用
のＲＡＭ２₁ 〜２₄ から順次、データがＣＰＵ１に与え
られる。

【００３１】アドレス・ラッチ部１５は、アドレスＡ０
〜Ａ３１をバースト・アクセス・サイクルごとに記憶す
る。比較部１１はＣＰＵ１からのアドレスと、アドレス
・ラッチ部１５に記憶されているアドレスとを比較し
て、アドレスが単調増加のときと、分岐命令等のように
アドレスが大きく変化するときとを判別する。ＡＣＫ生
成部１６は、この比較結果に応じてＡＣＫ信号を発生す
るが、アドレスが単調増加のときの遅延は、バッファの
ゲーティングに必要な数ｎｓ程度なので、高速ＲＡＭに
アクセスするのと同様のタイミングで、プログラム用の
ＲＡＭに対するアクセスを行うことができる。

【００３２】一方、分岐命令等によって、プログラム・
アドレスが大きく変化した場合には、その直前のＲＡＭ
からのデータ読出しを行わず、通常のウェイト時間をお
いて読出しを行う必要がある。ＡＣＫ生成部１６は、こ
の場合、通常のウェイト時間の遅延によってＡＣＫ信号
を発生する。このように、本実施例ではプログラム・ア
ドレスが大きく変化したときは、データ読出しのウェイ
ト時間が大きくなるが、プログラム動作のリニア性を考
えれば、十分有効である。

【００３３】図５は、本発明の実施例(4) を示したもの
であって、図４に示された実施例において、プログラム
・アドレスが大きく変化した場合でも、ウェイト時間を
必要としない例を示し、図３および図４におけると同じ
ものを同じ番号で示している。

【００３４】図５において、アドレス・インクリメント
部１０は、ＣＰＵ１からのアドレスによって、次のバー
スト・アクセス・サイクルにおけるアドレスの上位ビッ
トＡ４〜Ａ３１を予め生成し、比較器１１において前の
サイクルにおける最初のワード読出しの終了を検出した
時点で、ＲＡＭ２₁ に与えておく。

【００３５】次にアドレスＡ４〜Ａ３１が１増加したと
き、ＲＡＭからはデータが既に読み出されているので、
デコーダ９からのゲート信号によってバッファ４₁ 〜４
₄ を順次切り替えてオンにすることによって、数ｎｓ程
度の遅延によって、プログラム用のＲＡＭ２₁ 〜２₄ か
ら順次、データをＣＰＵ１に出力することができ、ウェ
イト時間を設ける必要がなくなる。

【００３６】

【発明の効果】以上説明したように本発明によれば、マ
イクロ・プロセッサのメモリ・アクセス回路において、
バースト・メモリ・アクセスを既存のメモリで連続して
行う場合に、ウェイト時間を殆ど必要としないで、実行
することができる。従って、本発明によれば、ＣＰＵの
性能を最大限に生かした回路設計が可能となる。

【図面の簡単な説明】

【図１】本発明の原理的構成を示す図である。

【図２】本発明の実施例(1) を示す図である。

【図３】本発明の実施例(2) を示す図である。

【図４】本発明の実施例(3) を示す図である。

【図５】本発明の実施例(4) を示す図である。

【図６】従来のマイクロ・プロセッサのメモリ・アクセ
ス回路の構成例を示す図である。

【符号の説明】

１ＣＰＵ２₁ 〜２₄ ＲＡＭ４₁ 〜４₄ バッファ６デコーダ７アドレス変化検出部８バースト・アドレス発生回路９デコーダ１０アドレス・インクリメント部１１比較部１５アドレス・ラッチ部１６ＡＣＫ生成部

Claims

【特許請求の範囲】

【請求項１】ＣＰＵ（１）からのアドレス指定に応じ
て複数のＲＡＭ（２ ₁ 〜２₄ ）のデータを順次読み出し
てＣＰＵ（１）に入力するメモリ・アクセス方式におい
て、各ＲＡＭ（２₁ 〜２₄ ）を常時動作可能にしてＣＰＵ
（１）からのアドレスの上位ビットに応じてデータを読
み出すとともに、ＣＰＵ（１）からのアドレスの下位ビットをデコードす
るデコーダ（６）と、該デコード出力に応じてＲＡＭ
（２₁ 〜２₄ ）からの読出しデータをそれぞれＣＰＵ
（１）に転送するバッファ（４₁ 〜４₄ ）と、ＣＰＵからのアドレスが単調増加するときノンウェイト
で読出し終了を示すＡＣＫ信号をＣＰＵ（１）に返送
し、アドレスが大幅に変化するとき所定のウェイト時間
後にＡＣＫ信号をＣＰＵ（１）に返送するアドレス変化
検出部（７）とを設けたことを特徴とする高速メモリ・
アクセス方式。
【請求項２】ＣＰＵ（１）からのアドレス指定に応じ
て複数のＲＡＭ（２ ₁ 〜２₄ ）のデータを順次読み出し
てＣＰＵ（１）に入力するメモリ・アクセス方式におい
て、各ＲＡＭ（２₁ 〜２₄ ）を常時動作可能にしてＣＰＵ
（１）からのアドレスの上位ビットに応じてデータを読
み出すとともに、ＣＰＵ（１）からのアドレスの下位ビットをデコードす
るデコーダ（６）と、該デコード出力に応じてＲＡＭ
（２₁ 〜２₄ ）からの読出しデータをそれぞれＣＰＵ
（１）に転送するバッファ（４₁ 〜４₄ ）と、各ＲＡＭ（２₁ 〜２₄ ）に対するバースト・アクセス
時、ＣＰＵ（１）からのアドレスの下位ビットを抽出し
て前記デコーダ（６）に入力するとともに、アドレスが
単調に増加するとき、ノンウェイトで読出し終了を示す
ＡＣＫ信号をＣＰＵ（１）に返送し、アドレスが大幅に
変化するとき所定のウェイト時間後にＡＣＫ信号をＣＰ
Ｕ（１）に返送するバースト・アドレス発生回路（８）
とを設けたことを特徴とする高速メモリ・アクセス方
式。
【請求項３】請求項２に記載のメモリ・アクセス方式
において、ＣＰＵ（１）からのアドレスをバースト・アクセス・サ
イクル時間だけインクリメントするアドレス・インクリ
メント部（１０）と、該インクリメントされたアドレスとＣＰＵ（１）からの
アドレスとの一致を検出する比較部（１１）とを設け、バースト・アクセス時、先頭ワードを格納したＲＡＭ
（２₁ ）のアドレスを前記インクリメントされたアドレ
スに切替えるとともに、前記比較部（１１）における一
致検出時、前記バースト・アドレス発生回路（８）から
ノンウェイトでＡＣＫ信号をＣＰＵ（１）に返送するこ
とを特徴とする高速メモリ・アクセス方式。
【請求項４】ＣＰＵ（１）からのアドレス指定に応じ
て複数のプログラム用ＲＡＭ（２₁ 〜２₄ ）のデータを
順次読み出してＣＰＵ（１）に入力するメモリ・アクセ
ス方式において、各ＲＡＭ（２₁ 〜２₄ ）を常時動作可能にしてＣＰＵ
（１）からのアドレスの上位ビットに応じてデータを読
み出すとともに、ＣＰＵ（１）からのプログラムＲＡＭ指定時、ＣＰＵ
（１）からのアドレスの下位ビットをデコードするデコ
ーダ（９）と、該デコード出力に応じてＲＡＭ（２₁ 〜２₄ ）からの読
出しデータをそれぞれＣＰＵ（１）に転送するバッファ
（４₁ 〜４₄ ）と、ＣＰＵ（１）からのアドレスをラッチするアドレス・ラ
ッチ部（１５）と、該ラッチされたアドレスとＣＰＵ
（１）からのアドレスとを比較する比較部（１１）と、該比較結果、アドレスが単調に増加するとき、ノンウェ
イトで読出し終了を示すＡＣＫ信号をＣＰＵ（１）に返
送し、アドレスが大幅に変化するとき所定のウェイト時
間後にＡＣＫ信号をＣＰＵ（１）に返送するＡＣＫ生成
部（１６）とを設けたことを特徴とする高速メモリ・ア
クセス方式。
【請求項５】請求項４に記載のメモリ・アクセス方式
において、ＣＰＵ（１）からのアドレスをバースト・アクセス・サ
イクル時間だけインクリメントするアドレス・インクリ
メント部（１０）を設けるとともに、前記比較部（１１）において該インクリメントされたア
ドレスとＣＰＵ（１）からのアドレスとの一致を検出
し、バースト・アクセス時、先頭ワードを格納したＲＡＭ
（２₁ ）のアドレスを前記インクリメントされたアドレ
スに切替えるとともに、前記比較部（１１）におけるイ
ンクリメントされたアドレスとＣＰＵ（１）からのアド
レスとの一致検出時、前記ＡＣＫ生成部（１６）からノ
ンウェイトでＡＣＫ信号をＣＰＵ（１）に返送すること
を特徴とする高速メモリ・アクセス方式。