JP2925710B2 - 通信制御システム - Google Patents
通信制御システムInfo
- Publication number
- JP2925710B2 JP2925710B2 JP2297566A JP29756690A JP2925710B2 JP 2925710 B2 JP2925710 B2 JP 2925710B2 JP 2297566 A JP2297566 A JP 2297566A JP 29756690 A JP29756690 A JP 29756690A JP 2925710 B2 JP2925710 B2 JP 2925710B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- words
- signal
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Communication Control (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、データ処理装置間を光ケーブル等の通信回
線で接続したシステムに係わり、特に、その通信フォー
マット及びフォーマットに応じた受信側の通信制御に関
する。
線で接続したシステムに係わり、特に、その通信フォー
マット及びフォーマットに応じた受信側の通信制御に関
する。
（ロ）従来の技術 一般に、通信回線を介してデータを通信するには、受
信側の通信制御装置にDMAコントローラと受信に必要な
スタートアドレス，データサイズ等を記憶するための専
用のレジスタを設け、受信に先立ちまず、スタートアド
レス，データサイズ等を上記専用のレジスタに設定し、
設定後送信側に受信の準備ができたことを知らせ、次
に、DMAコントローラに起動をかけるという所定の手続
きを行った後、連続的に送信されてくるデータを実際に
受信するようにしていた。
信側の通信制御装置にDMAコントローラと受信に必要な
スタートアドレス，データサイズ等を記憶するための専
用のレジスタを設け、受信に先立ちまず、スタートアド
レス，データサイズ等を上記専用のレジスタに設定し、
設定後送信側に受信の準備ができたことを知らせ、次
に、DMAコントローラに起動をかけるという所定の手続
きを行った後、連続的に送信されてくるデータを実際に
受信するようにしていた。
（ハ）発明が解決しようとする課題 従来の方式は、装置間で多量のデータを通信するとき
は有効であるが、受信前の所定の手続きに長い時間を必
要とするため、少量のデータを受信するには不向きであ
った。このため、本発明は、受信前に所定の手続きを必
要とする多量のデータ向きの従来方式に、受信前の手続
きを簡素化した新たな方式を追加し、受信処理全体の処
理時間を短縮することを目的とするものである。
は有効であるが、受信前の所定の手続きに長い時間を必
要とするため、少量のデータを受信するには不向きであ
った。このため、本発明は、受信前に所定の手続きを必
要とする多量のデータ向きの従来方式に、受信前の手続
きを簡素化した新たな方式を追加し、受信処理全体の処
理時間を短縮することを目的とするものである。
（ニ）課題を解決するための手段 本発明は、通信回線を介して情報通信を行うシステム
において、送信情報がアドレスであるかデータであるか
を識別するための識別ビットを送信情報に付加してなる
１ワードの情報を通信単位とし、予め定められたワード
数のデータを送信する際には先頭ワードにアドレスを含
むフォーマットで送信情報を構成し、前記予め定められ
たワード数より多いワードのデータを送信する際にはデ
ータのみで送信情報を構成すると共に、受信側の通信制
御装置に、前記通信回線を介して送信情報を受信するレ
シーバと、受信データを記憶するためのメモリと、該メ
モリへの受信データの書き込みを制御するDMAコントロ
ール手段と、前記予め定められたワード数より多いワー
ドのデータ送信に先立ちアドレスがセットされ、前記DM
Aコントロール手段からのクロック信号に応じて内容が
更新されるアドレスカウンタと、受信した情報の前記識
別ビットを検出して検出結果に応じて、前記DMAコント
ロール手段の起動を制御すると共に、受信アドレスと前
記アドレスカウンタからのアドレスを選択的に前記メモ
リに供給するよう制御する制御手段とを設けて、上記課
題を解決するものである。
において、送信情報がアドレスであるかデータであるか
を識別するための識別ビットを送信情報に付加してなる
１ワードの情報を通信単位とし、予め定められたワード
数のデータを送信する際には先頭ワードにアドレスを含
むフォーマットで送信情報を構成し、前記予め定められ
たワード数より多いワードのデータを送信する際にはデ
ータのみで送信情報を構成すると共に、受信側の通信制
御装置に、前記通信回線を介して送信情報を受信するレ
シーバと、受信データを記憶するためのメモリと、該メ
モリへの受信データの書き込みを制御するDMAコントロ
ール手段と、前記予め定められたワード数より多いワー
ドのデータ送信に先立ちアドレスがセットされ、前記DM
Aコントロール手段からのクロック信号に応じて内容が
更新されるアドレスカウンタと、受信した情報の前記識
別ビットを検出して検出結果に応じて、前記DMAコント
ロール手段の起動を制御すると共に、受信アドレスと前
記アドレスカウンタからのアドレスを選択的に前記メモ
リに供給するよう制御する制御手段とを設けて、上記課
題を解決するものである。
（ホ）作用 本発明では、送信情報のフォーマットに応じて、DMA
コントロール手段の起動、及び、受信アドレスとアドレ
スカウンタからのアドレスとの選択が行われるので、予
め定められたワード数より多いワードのデータ通信にお
いては、従来と全く同様の手続き及び処理によって受信
データをメモリに記憶でき、また、予め定められらワー
ド数のデータ通信においては、受信前に何ら所定の手続
きを行うことなく、自動的に受しデータをメモリに記憶
できる。
コントロール手段の起動、及び、受信アドレスとアドレ
スカウンタからのアドレスとの選択が行われるので、予
め定められたワード数より多いワードのデータ通信にお
いては、従来と全く同様の手続き及び処理によって受信
データをメモリに記憶でき、また、予め定められらワー
ド数のデータ通信においては、受信前に何ら所定の手続
きを行うことなく、自動的に受しデータをメモリに記憶
できる。
（へ）実施例 第１図は、本発明の実施例を示すブロック図であり、
（１）は光ケーブルにてなる通信回線、（２）はホスト
ユニット側の通信制御装置（図示せず）から送信される
情報を、通信回線（１）を介して受信するサブユニット
側の通信制御装置である。このサブユニットは、例え
ば、通信制御装置（２）の他に、複数の端末装置を増設
するためのI/Oプロセッサを含む。
（１）は光ケーブルにてなる通信回線、（２）はホスト
ユニット側の通信制御装置（図示せず）から送信される
情報を、通信回線（１）を介して受信するサブユニット
側の通信制御装置である。このサブユニットは、例え
ば、通信制御装置（２）の他に、複数の端末装置を増設
するためのI/Oプロセッサを含む。
第１図において、（３）は通信制御用CPU、（４）及
び（５）はアドレスバス及びデータバス、（６）はシリ
アルパラレル変換器（７）を含み通信回線（１）を介し
て送信された情報を受信するレシーバ、（８）（９）は
レシーバによって受信したアドレス及びデータを各々取
り込むアドレスレジスタ及びデータレジスタ、（10）は
アドレスバス（４）及びデータバス（５）に接続され受
信データを記憶するためのメモリ、（11）はメモリ（1
0）への受信データの書き込みを制御するDMAコントロー
ラ、（12）はDMAコントローラ（11）によるDMA動作にお
いて、メモリ（10）のアドレスを指定するためのアドレ
スカウンタ、（13）（14）（15）（22）はアドレスバス
及びデータバスに挿入されDMAコントローラ（11）また
はANDゲート（16）（17）の出力により開閉が制御され
るバスドライバ、（18）はANDゲートである。
び（５）はアドレスバス及びデータバス、（６）はシリ
アルパラレル変換器（７）を含み通信回線（１）を介し
て送信された情報を受信するレシーバ、（８）（９）は
レシーバによって受信したアドレス及びデータを各々取
り込むアドレスレジスタ及びデータレジスタ、（10）は
アドレスバス（４）及びデータバス（５）に接続され受
信データを記憶するためのメモリ、（11）はメモリ（1
0）への受信データの書き込みを制御するDMAコントロー
ラ、（12）はDMAコントローラ（11）によるDMA動作にお
いて、メモリ（10）のアドレスを指定するためのアドレ
スカウンタ、（13）（14）（15）（22）はアドレスバス
及びデータバスに挿入されDMAコントローラ（11）また
はANDゲート（16）（17）の出力により開閉が制御され
るバスドライバ、（18）はANDゲートである。
又、（19）はレシーバ（６）からの信号に応じて、ア
ドレスレジスタ（８），データレジスタ（９）への情報
の取り込みを制御すると共に、DMAコントローラ（11）
の起動の制御，バスドライバ（13）（14）の開閉制御を
行う受信コントローラ、（20）はDMAコントローラ（1
1）によるDMA動作とCPU（３）によるメモリへのアクセ
スとの調停を行うウエイトコントローラ、（21）はアド
レスバス（４）のアドレスをデコードしてCPUのアクセ
スがメモリ（10）に対するアクセスであることを判断す
るアドレスデコーダである。
ドレスレジスタ（８），データレジスタ（９）への情報
の取り込みを制御すると共に、DMAコントローラ（11）
の起動の制御，バスドライバ（13）（14）の開閉制御を
行う受信コントローラ、（20）はDMAコントローラ（1
1）によるDMA動作とCPU（３）によるメモリへのアクセ
スとの調停を行うウエイトコントローラ、（21）はアド
レスバス（４）のアドレスをデコードしてCPUのアクセ
スがメモリ（10）に対するアクセスであることを判断す
るアドレスデコーダである。
ここで、ウエイトコントローラ（20）及びアドレスカ
ウンタ（12）について詳述する。
ウンタ（12）について詳述する。
ウエイトコントローラ（20）には、DMAコントローラ
（11）からのDMAリクエスト信号DMARQと、CPU（３）か
らのアドレスストロープ信号ASと、アドレスデコーダ
（21）のデコード出力が入力されており、CPU（３）に
よるメモリ（10）のアクセス時、DMARQが入力されてい
なければ、ノンウエイトでCPU（３）がアクセスできる
ように、所定のタイミングでデータACK信号DTACKをCPU
に返す。又、DMAリクエスト時、CPU（３）がメモリ
（３）をアクセスしていなければ、ウエイト信号WAITを
発生せず、このため、DMAコントローラ（11）は即座にD
MAを開始することができる。
（11）からのDMAリクエスト信号DMARQと、CPU（３）か
らのアドレスストロープ信号ASと、アドレスデコーダ
（21）のデコード出力が入力されており、CPU（３）に
よるメモリ（10）のアクセス時、DMARQが入力されてい
なければ、ノンウエイトでCPU（３）がアクセスできる
ように、所定のタイミングでデータACK信号DTACKをCPU
に返す。又、DMAリクエスト時、CPU（３）がメモリ
（３）をアクセスしていなければ、ウエイト信号WAITを
発生せず、このため、DMAコントローラ（11）は即座にD
MAを開始することができる。
ところが、CPU（３）とDMAコントローラ（11）とのア
クセスが競合することもあり、このため、ウエイトコン
トローラ（20）は、信号AS入力後信号DTACKをCPUに返す
前にDMARQが入力されたときは、DTACKを返すタイミング
を遅らせてCPUにウエイトをかけ、この間にDMA動作を行
わせる。又、信号AS入力後DTACKを返した後にDMARQが入
力されたときは、CPUによるメモリ（10）のアクセスが
終了するまで、DMAコントローラ（11）に信号WAITを発
してDMAアクセスを待たせる様に制御している。
クセスが競合することもあり、このため、ウエイトコン
トローラ（20）は、信号AS入力後信号DTACKをCPUに返す
前にDMARQが入力されたときは、DTACKを返すタイミング
を遅らせてCPUにウエイトをかけ、この間にDMA動作を行
わせる。又、信号AS入力後DTACKを返した後にDMARQが入
力されたときは、CPUによるメモリ（10）のアクセスが
終了するまで、DMAコントローラ（11）に信号WAITを発
してDMAアクセスを待たせる様に制御している。
又、アドレスカウンタ（12）は、データの送信前にス
タートアドレスがセットされ、ANDゲート（18）からの
クロック信号MCLOCKに応じてカウントアップを行い、カ
ウンタの内容がオール１からオール０になると終了信号
ENDを出力して、この信号によりCPU（３）にDMAの終了
を割り込みによって知られせるものである。つまり、一
般的なアドレスカウンタとサイズカウンタを兼用するも
のであって、アドレスカウンタ（12）の代わりにこれら
の２つのカウンタを用いてもよい。
タートアドレスがセットされ、ANDゲート（18）からの
クロック信号MCLOCKに応じてカウントアップを行い、カ
ウンタの内容がオール１からオール０になると終了信号
ENDを出力して、この信号によりCPU（３）にDMAの終了
を割り込みによって知られせるものである。つまり、一
般的なアドレスカウンタとサイズカウンタを兼用するも
のであって、アドレスカウンタ（12）の代わりにこれら
の２つのカウンタを用いてもよい。
次に、第２図に基づき、本実施例における通信フォー
マットについて説明する。
マットについて説明する。
本実施例では、第２図（ａ）示すように、送信情報が
アドレスであるかデータであるかを識別するための識別
ビットA/Dを、アドレス若しくはデータよりなる送信情
報に付加した１ワードの情報を、通信単位としている。
アドレスであるかデータであるかを識別するための識別
ビットA/Dを、アドレス若しくはデータよりなる送信情
報に付加した１ワードの情報を、通信単位としている。
そして、単ワードのデータを送信する際には、第２図
（ｂ）に示すように、送信しようとするデータワードの
先頭にアドレスワードを含むフォーマットで送信情報構
成し、複数ワードのデータを送信する際には、第２図
（ｃ）に示すように、データのみで送信情報を構成する
ように、フォーマットを定義している。
（ｂ）に示すように、送信しようとするデータワードの
先頭にアドレスワードを含むフォーマットで送信情報構
成し、複数ワードのデータを送信する際には、第２図
（ｃ）に示すように、データのみで送信情報を構成する
ように、フォーマットを定義している。
以下、本実施例の動作を、第３図及び第４図を参照し
ながら詳細に説明する。
ながら詳細に説明する。
ここでは、本実施例の動作を明瞭にするため、第２図
（ｃ）で示すフォーマットの複数ワード通信の最中及び
その後に、第２図（ｂ）で示す単ワード通信を行う例に
ついて説明する。
（ｃ）で示すフォーマットの複数ワード通信の最中及び
その後に、第２図（ｂ）で示す単ワード通信を行う例に
ついて説明する。
即ち、第３図において、斜線で示す情報が複数ワード
通信による送信情報であり「｛」で示すペアの情報が単
ワード通信による送信情報である。
通信による送信情報であり「｛」で示すペアの情報が単
ワード通信による送信情報である。
まず、送信に先立ち、アドレスカウンタ（12）にスタ
ートアドレスがセットされ後に、複数ワード通信が開始
されると、送信された１ワード情報が順次通信回線
（１）を介してレシーバ（６）により受信される。レシ
ーバ（６）は、シリアルに受け取った１ワードの情報を
シリアルパラレル変換回路（７）によってパラレルに変
換して出力すると共に、出力の度にストローブ信号STB
を受信コントローラ（19）に与える。
ートアドレスがセットされ後に、複数ワード通信が開始
されると、送信された１ワード情報が順次通信回線
（１）を介してレシーバ（６）により受信される。レシ
ーバ（６）は、シリアルに受け取った１ワードの情報を
シリアルパラレル変換回路（７）によってパラレルに変
換して出力すると共に、出力の度にストローブ信号STB
を受信コントローラ（19）に与える。
受信コントローラ（19）は、具体回路を第４図に示す
ように、レシーバ（６）の出力である識別ビットA/Dを
Ｄ端子に入力し、ストローブ信号STBをCL端子に入力す
るＤフリップフロップ（30）、Ｄフリップフロップ（3
0）の反転Ｑ出力とストローブ信号STBとを入力するAND
ゲート（31）、Ｄフリップフロップ（30）のＱ出力スト
ローブ信号STBとを入力するANDゲート（32）、Ｄフリッ
プフロップ（30）の反転Ｑ出力をＤ端子に入力し、スト
ローブ信号STBをCL端子に入力するＤフリップフロップ
（33）とから構成されている。
ように、レシーバ（６）の出力である識別ビットA/Dを
Ｄ端子に入力し、ストローブ信号STBをCL端子に入力す
るＤフリップフロップ（30）、Ｄフリップフロップ（3
0）の反転Ｑ出力とストローブ信号STBとを入力するAND
ゲート（31）、Ｄフリップフロップ（30）のＱ出力スト
ローブ信号STBとを入力するANDゲート（32）、Ｄフリッ
プフロップ（30）の反転Ｑ出力をＤ端子に入力し、スト
ローブ信号STBをCL端子に入力するＤフリップフロップ
（33）とから構成されている。
従って、受信情報がアドレスであれば、識別ビットA/
Dが「０」であるため、Ｄフリップフロップ（30）がリ
セットされて、第３図（ウ）の如くANDゲート（31）か
ら信号ALATが出力され、受信情報がデータであれば、識
別ビットA/Dが「１」であるため、Ｄフリップフロップ
（30）がセットされて、第３図（エ）の如くANDゲート
（32）から信号DLATが出力される。よって、レシーバ
（６）が受信したアドレスはアドレスレジスタ（８）
に、受信したデータはデータレジスタ（９）にラッチさ
れる。更に、信号DLATはDMAコントローラ（11）への起
動信号DMAGOとなるので、データがラッチされる毎にDMA
コントローラ（11）が起動されることとなる。
Dが「０」であるため、Ｄフリップフロップ（30）がリ
セットされて、第３図（ウ）の如くANDゲート（31）か
ら信号ALATが出力され、受信情報がデータであれば、識
別ビットA/Dが「１」であるため、Ｄフリップフロップ
（30）がセットされて、第３図（エ）の如くANDゲート
（32）から信号DLATが出力される。よって、レシーバ
（６）が受信したアドレスはアドレスレジスタ（８）
に、受信したデータはデータレジスタ（９）にラッチさ
れる。更に、信号DLATはDMAコントローラ（11）への起
動信号DMAGOとなるので、データがラッチされる毎にDMA
コントローラ（11）が起動されることとなる。
又、Ｄフリップフロップ（30）の反転Ｑ出力が「１」
になった後に、信号STBが入力されると、Ｄフリップフ
ロップ（33）がセットされて第３図（オ）の如く、信号
STBの１周期期間だけ信号SINGLが「０」から「１」にな
り、第３図（カ）の如く、信号MULTIが「１」から
「０」になる。つまり、信号SINGLは、通信フォーマッ
トが単ワードであることを示し、信号MULTIは通信フォ
ーマットが複数ワードであることを示す。
になった後に、信号STBが入力されると、Ｄフリップフ
ロップ（33）がセットされて第３図（オ）の如く、信号
STBの１周期期間だけ信号SINGLが「０」から「１」にな
り、第３図（カ）の如く、信号MULTIが「１」から
「０」になる。つまり、信号SINGLは、通信フォーマッ
トが単ワードであることを示し、信号MULTIは通信フォ
ーマットが複数ワードであることを示す。
信号DMAGOにより、DMAコントローラ（11）に起動がか
かると、DMAコントローラ（12）は、DMAリクエスト信号
DMARQをウエイトコントローラ（20）に出力する。ウエ
イトコントローラ（20）は上述の如く、CPUアクセスと
の調停を行い、DMAが許可されると、DMAコントローラ
（11）は、信号BDを「１」とし、書き込み信号WEをメモ
リ（11）に与える。そして、データの書き込み後DMAコ
ントローラ（13）は、信号CLOCKを１つ発してアドレス
カウンタ（19）をカウントアップする。信号BDは、直接
バスドライバ（15）に入力されるので、データレジスタ
（９）の出力はデータバス（５）を介してメモリ（10）
のデータ端子に接続される。又、信号BDの反転信号がバ
スドライバ22に入力されるので、DMA動作時にはバスド
ライバ（22）が閉じ、メモリ（10）とCPU（３）との接
続は解除される。
かると、DMAコントローラ（12）は、DMAリクエスト信号
DMARQをウエイトコントローラ（20）に出力する。ウエ
イトコントローラ（20）は上述の如く、CPUアクセスと
の調停を行い、DMAが許可されると、DMAコントローラ
（11）は、信号BDを「１」とし、書き込み信号WEをメモ
リ（11）に与える。そして、データの書き込み後DMAコ
ントローラ（13）は、信号CLOCKを１つ発してアドレス
カウンタ（19）をカウントアップする。信号BDは、直接
バスドライバ（15）に入力されるので、データレジスタ
（９）の出力はデータバス（５）を介してメモリ（10）
のデータ端子に接続される。又、信号BDの反転信号がバ
スドライバ22に入力されるので、DMA動作時にはバスド
ライバ（22）が閉じ、メモリ（10）とCPU（３）との接
続は解除される。
ところが、バスドライバ（13）及びアドレスカウンタ
（12）には、クロック信号及び信号BDが直接入力され
ず、一端に信号MULTIを入力するANDゲート（16）（18）
の出力が入力されるので、複数ワード通信のときのみ、
第３図（キ）の如くバスドライバ（13）が開き、メモリ
（10）のアドレス端子にはアドレスカウンタ（12）のア
ドレスが供給され、且つ、この場合のみアドレスカウン
タ（12）がカウントアップされる。
（12）には、クロック信号及び信号BDが直接入力され
ず、一端に信号MULTIを入力するANDゲート（16）（18）
の出力が入力されるので、複数ワード通信のときのみ、
第３図（キ）の如くバスドライバ（13）が開き、メモリ
（10）のアドレス端子にはアドレスカウンタ（12）のア
ドレスが供給され、且つ、この場合のみアドレスカウン
タ（12）がカウントアップされる。
よって、第３図の1,2,5ワード目に示す複数ワード送
信におけるデータワードは、メモリ（11）のスタートア
ドレスから連続するアドレスに順次記憶されて行く。
信におけるデータワードは、メモリ（11）のスタートア
ドレスから連続するアドレスに順次記憶されて行く。
一方、バスドライバ（14）には、信号BD及び信号SING
Lを入力するANDゲート（17）の出力が入力されているの
で、第３図（ク）の如く単ワード通信のときのみバスド
ライバ（14）が開き、メモリ（10）のアドレス端子には
アドレスレジスタ（８）のアドレスが供給される。
Lを入力するANDゲート（17）の出力が入力されているの
で、第３図（ク）の如く単ワード通信のときのみバスド
ライバ（14）が開き、メモリ（10）のアドレス端子には
アドレスレジスタ（８）のアドレスが供給される。
よって、第３図の4,7ワード目に示す単ワード送信に
おけるデータワードは、直前のアドレスで指定されたメ
モリ（10）のメモリ位置に記憶されることとなる。
おけるデータワードは、直前のアドレスで指定されたメ
モリ（10）のメモリ位置に記憶されることとなる。
以上のように、通信フォーマットに応じて、アドレス
カウンタ（12）とアドレスレジスタ（８）のいずれか一
方のアドレスが選択され、メモリ（10）の選択されたア
ドレス位置に受信データを記憶される。
カウンタ（12）とアドレスレジスタ（８）のいずれか一
方のアドレスが選択され、メモリ（10）の選択されたア
ドレス位置に受信データを記憶される。
尚、メモリ（10）の容量が大きい場合は、送信するア
ドレスを下位のアドレスのみとし、上位アドレスを発生
するアドレス発生回路を受信側に追加して、両アドレス
によりメモリをアドレス指定するようにしてもよい。
ドレスを下位のアドレスのみとし、上位アドレスを発生
するアドレス発生回路を受信側に追加して、両アドレス
によりメモリをアドレス指定するようにしてもよい。
ところで、上述の実施例では、CPUにウエイトをかけ
てDMAを行ったが、CPUにホールドリクエストを発し、CP
UからのホールドACKに応じてDMAを実行する一般的な方
法を用いてもよく、この場合には、バスドライバ（22）
は不要となる。又、上述の実施例においては、あらかじ
め定められたワード数を１ワードとしたが、このワード
数はシステムに応じて適宜設定すればよい。
てDMAを行ったが、CPUにホールドリクエストを発し、CP
UからのホールドACKに応じてDMAを実行する一般的な方
法を用いてもよく、この場合には、バスドライバ（22）
は不要となる。又、上述の実施例においては、あらかじ
め定められたワード数を１ワードとしたが、このワード
数はシステムに応じて適宜設定すればよい。
（ト）発明の効果 本発明によれば、予め定められたワード数以上の多量
のデータ通信においては、従来と全く同様の手続きでメ
モリに受信データを記憶でき、また、少量の予め定めら
れたワード数のデータ通信においては、受信前の手続き
を簡素化して、高速のデータ通信を実現できる。
のデータ通信においては、従来と全く同様の手続きでメ
モリに受信データを記憶でき、また、少量の予め定めら
れたワード数のデータ通信においては、受信前の手続き
を簡素化して、高速のデータ通信を実現できる。
第１図は本発明の実施例の構成を示すブロック図、第２
図は実施例における通信フォーマットを示す図、第３図
は実施例における各信号のタイミングチャートを示す
図、第４図は実施例における受信コントローラの具体例
を示す回路図である。 （１）……通信回線、（２）……サブユニット側通信制
御装置、（３）……CPU、（４）……アドレスバス、
（５）……データバス、（６）……レシーバ、（８）…
…アドレスレジスタ、（９）……データレジスタ、（1
0）……メモリ、（11）……DMAコントローラ、（12）…
…アドレスカウンタ、（13）（14）（15）……バスドラ
イバ、（19）……受信コントローラ。
図は実施例における通信フォーマットを示す図、第３図
は実施例における各信号のタイミングチャートを示す
図、第４図は実施例における受信コントローラの具体例
を示す回路図である。 （１）……通信回線、（２）……サブユニット側通信制
御装置、（３）……CPU、（４）……アドレスバス、
（５）……データバス、（６）……レシーバ、（８）…
…アドレスレジスタ、（９）……データレジスタ、（1
0）……メモリ、（11）……DMAコントローラ、（12）…
…アドレスカウンタ、（13）（14）（15）……バスドラ
イバ、（19）……受信コントローラ。
Claims (1)
- 【請求項１】通信回線を介して情報通信を行うシステム
において、送信情報がアドレスであるかデータであるか
を識別するための識別ビットを送信情報に付加してなる
１ワードの情報を通信単位とし、予め定められたワード
数のデータを送信する際には先頭ワードにアドレスを含
むフォーマットで送信情報を構成し、前記予め定められ
たワード数より多いワードのデータを送信する際にはデ
ータのみで送信情報を構成すると共に、受信側の通信制
御装置に、前記通信回線を介して送信情報を受信するレ
シーバと、受信データを記憶するためのメモリ、該メモ
リへの受信データの書き込みを制御するDMAコントロー
ル手段と、前記予め定められたワード数より多いワード
のデータ送信に先立ちアドレスがセットされ、前記DMA
コントロール手段からのクロック信号に応じて内容が更
新されるアドレスカウンタと、受信した情報の前記識別
ビットを検出して検出結果に応じて、前記DMAコントロ
ール手段の起動を制御すると共に、受信アドレスと前記
アドレスカウンタからのアドレスを選択的に前記メモリ
に供給するよう制御する制御手段とを設けたことを特徴
とする通信制御システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297566A JP2925710B2 (ja) | 1990-11-02 | 1990-11-02 | 通信制御システム |
| DE69132236T DE69132236T2 (de) | 1990-08-22 | 1991-08-21 | Übertragungssteuerungssystem |
| EP91114022A EP0473059B1 (en) | 1990-08-22 | 1991-08-21 | Communication control system |
| US08/316,830 US5430844A (en) | 1990-08-22 | 1994-10-03 | Communication control system for transmitting, from one data processing device to another, data along with an identification of the address at which the data is to be stored upon reception |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297566A JP2925710B2 (ja) | 1990-11-02 | 1990-11-02 | 通信制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04170240A JPH04170240A (ja) | 1992-06-17 |
| JP2925710B2 true JP2925710B2 (ja) | 1999-07-28 |
Family
ID=17848208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297566A Expired - Fee Related JP2925710B2 (ja) | 1990-08-22 | 1990-11-02 | 通信制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2925710B2 (ja) |
-
1990
- 1990-11-02 JP JP2297566A patent/JP2925710B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04170240A (ja) | 1992-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5001624A (en) | Processor controlled DMA controller for transferring instruction and data from memory to coprocessor | |
| US4967398A (en) | Read/write random access memory with data prefetch | |
| EP0166272B1 (en) | Processor bus access | |
| KR970002407B1 (ko) | 개선된 처리능력을 가지고 메모리로부터/로 데이타를 비동기적으로 판독/기록하는 직접 기억장소 액세스 제어기 및 방법 | |
| US20040107265A1 (en) | Shared memory data transfer apparatus | |
| KR910017296A (ko) | 멀티-마스터 버스 파이프라이닝 실행방법 및 장치 | |
| NO321931B1 (no) | Mikroprosesseringsenhet som har programm±rbare ventetilstander | |
| JP4642531B2 (ja) | データ要求のアービトレーション | |
| US5430844A (en) | Communication control system for transmitting, from one data processing device to another, data along with an identification of the address at which the data is to be stored upon reception | |
| JP2925710B2 (ja) | 通信制御システム | |
| US5588120A (en) | Communication control system for transmitting, from one data processing device to another, data of different formats along with an identification of the format and its corresponding DMA controller | |
| JP2589205B2 (ja) | 通信制御システム | |
| EP0191939A1 (en) | Data processing bus system | |
| JPH0227696B2 (ja) | Johoshorisochi | |
| US6418491B1 (en) | Apparatus and method for controlling timing of transfer requests within a data processing apparatus | |
| JPH051504B2 (ja) | ||
| JPS61166647A (ja) | マイクロプロセツサ装置およびアドレス可能なメモリから情報を読出すためのアクセス方法 | |
| JPH0962633A (ja) | ネットワーク制御装置 | |
| EP0278263B1 (en) | Multiple bus DMA controller | |
| JP2580382B2 (ja) | 入出力命令の高速化方式 | |
| JP3057754B2 (ja) | メモリ回路および分散処理システム | |
| KR0129793B1 (ko) | 태그 비트를 사용한 메모리 엑세스 장치 및 방법 | |
| JP2627355B2 (ja) | データ通信方式 | |
| JP2593935B2 (ja) | ダイレクトメモリアクセス装置 | |
| KR960007835B1 (ko) | 다중 프로세서의 공통 메모리 억세스 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |