JP3083526B2 - オーディオ信号データ処理装置 - Google Patents
オーディオ信号データ処理装置Info
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- JP3083526B2 JP3083526B2 JP01163322A JP16332289A JP3083526B2 JP 3083526 B2 JP3083526 B2 JP 3083526B2 JP 01163322 A JP01163322 A JP 01163322A JP 16332289 A JP16332289 A JP 16332289A JP 3083526 B2 JP3083526 B2 JP 3083526B2
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- signal data
- audio signal
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Description
【発明の詳細な説明】 技術分野 本発明はオーディオ信号データ処理装置に関する。
背景技術 家庭や車内においてコンサートホールや劇場における
音響空間、例えば、残響音や臨場感を作り出すために音
場制御をなすことができるオーディオ信号データ処理装
置が公知であり、例えば、特開昭64−72615号公報に示
されている。このような音響再生装置においては、チュ
ーナ等のオーディオ信号源から出力されたオーディオ信
号をディジタル処理することにより音場制御を施すDSP
（ディジタル信号処理プロセッサ）が設けられている。
DSPは四則演算等の演算処理を高速で繰り返し行なうこ
とができるようになっている。
音響空間、例えば、残響音や臨場感を作り出すために音
場制御をなすことができるオーディオ信号データ処理装
置が公知であり、例えば、特開昭64−72615号公報に示
されている。このような音響再生装置においては、チュ
ーナ等のオーディオ信号源から出力されたオーディオ信
号をディジタル処理することにより音場制御を施すDSP
（ディジタル信号処理プロセッサ）が設けられている。
DSPは四則演算等の演算処理を高速で繰り返し行なうこ
とができるようになっている。
DSPを複数用いてカスケード処理及びパラレル処理の
いずれか一方を選択的に行なう場合には、従来、第６図
に示すように切替スイッチ50を外部に設ける必要があっ
た。すなわち、入力信号データが第1DSP51の入力ポート
IN及び切替スイッチ50の一方の固定接点に供給され、第
1DSP51の出力ポートOUTからの出力データが第1D/A変換
器（図示せず）に供給されると共に切替スイッチ50の他
方の固定接点に供給される。切替スイッチ50によって選
択されたデータが第2DSP52の入力ポートINに供給され、
その第2DSP52の出力データが出力ポートOUTから第2D/A
変換器（図示せず）に供給される。よって、切替スイッ
チ50が第1DSP51の出力データを選択するように切替えら
れたときにはカスケード処理となり、入力信号データを
選択するように切替えられたときにはパラレル処理とな
る。
いずれか一方を選択的に行なう場合には、従来、第６図
に示すように切替スイッチ50を外部に設ける必要があっ
た。すなわち、入力信号データが第1DSP51の入力ポート
IN及び切替スイッチ50の一方の固定接点に供給され、第
1DSP51の出力ポートOUTからの出力データが第1D/A変換
器（図示せず）に供給されると共に切替スイッチ50の他
方の固定接点に供給される。切替スイッチ50によって選
択されたデータが第2DSP52の入力ポートINに供給され、
その第2DSP52の出力データが出力ポートOUTから第2D/A
変換器（図示せず）に供給される。よって、切替スイッ
チ50が第1DSP51の出力データを選択するように切替えら
れたときにはカスケード処理となり、入力信号データを
選択するように切替えられたときにはパラレル処理とな
る。
このようにカスケード処理及びパラレル処理を選択的
に行なう場合には従来、切替スイッチを設ける必要があ
るだけでなく、カスケード処理では各DSPから出力され
る信号データに時間的ずれが生ずるので、その信号デー
タをアナログ信号に各々変換する際にタイミング信号を
別個に用意する必要があり回路構成が複雑になるという
問題点があった。
に行なう場合には従来、切替スイッチを設ける必要があ
るだけでなく、カスケード処理では各DSPから出力され
る信号データに時間的ずれが生ずるので、その信号デー
タをアナログ信号に各々変換する際にタイミング信号を
別個に用意する必要があり回路構成が複雑になるという
問題点があった。
発明の概要 そこで、本発明の目的は、カスケード処理及びパラレ
ル処理を選択的に行なう場合に外部に切替スイッチやタ
イミング調整用の回路を設けないで簡単な構成で済ませ
ることができるオーディオ信号データ処理装置を提供す
ることである。
ル処理を選択的に行なう場合に外部に切替スイッチやタ
イミング調整用の回路を設けないで簡単な構成で済ませ
ることができるオーディオ信号データ処理装置を提供す
ることである。
本発明によるオーディオ信号データ処理装置は、少な
くとも２チャンネルの入力ポート及び出力ポートを各々
有しオーディオ信号データを各々処理する第１及び第２
処理手段と、該第１及び第２処理手段の処理動作を制御
する制御手段とを備え、入力オーディオ信号データを第
１及び第２処理手段各々の一方のチャンネルの入力ポー
トに供給し、第１処理手段の一方のチャンネルの出力ポ
ートからの出力データを第２処理手段の他方のチャンネ
ルの入力ポートに供給し、第２処理手段の双方のチャン
ネルの各出力ポートから出力オーディオ信号データを得
ることを特徴としている。
くとも２チャンネルの入力ポート及び出力ポートを各々
有しオーディオ信号データを各々処理する第１及び第２
処理手段と、該第１及び第２処理手段の処理動作を制御
する制御手段とを備え、入力オーディオ信号データを第
１及び第２処理手段各々の一方のチャンネルの入力ポー
トに供給し、第１処理手段の一方のチャンネルの出力ポ
ートからの出力データを第２処理手段の他方のチャンネ
ルの入力ポートに供給し、第２処理手段の双方のチャン
ネルの各出力ポートから出力オーディオ信号データを得
ることを特徴としている。
実 施 例 以下、本発明の実施例を図面を参照しつつ詳細に説明
する。
する。
第１図及び第２図に示した本発明の一実施例たるオー
ディオ信号データ処理装置においては、第１及び第２処
理手段として同一構成のDSP1及び２が設けられている。
入力オーディオ信号はA/D変換器41を介してDSP1及び２
の第１入力ポートIN1に各々供給される。DSP1の第１出
力ポートOUT1はDSP2の入力ポートIN2に接続されてい
る。DSP2の出力ポートOUT1にはディジタルフィルタ42を
介してD/A変換器43が接続され、DSP2の出力ポートOUT2
にはディジタルフィルタ44を介してD/A変換器45が接続
されている。
ディオ信号データ処理装置においては、第１及び第２処
理手段として同一構成のDSP1及び２が設けられている。
入力オーディオ信号はA/D変換器41を介してDSP1及び２
の第１入力ポートIN1に各々供給される。DSP1の第１出
力ポートOUT1はDSP2の入力ポートIN2に接続されてい
る。DSP2の出力ポートOUT1にはディジタルフィルタ42を
介してD/A変換器43が接続され、DSP2の出力ポートOUT2
にはディジタルフィルタ44を介してD/A変換器45が接続
されている。
DSP1内においては、第２図に示すように第１入力ポー
トIN1からの入力信号データが入出力インターフェース3
aに供給される。入出力インターフェース3aには第１デ
ータバス４が接続されている。同様に第２入力ポートIN
2からの入力信号データが入出力インターフェース3bに
供給され、入出力インターフェース3bは第１データバス
４に接続されている。第１データバス４にはオーディオ
信号データを記憶するデータメモリとして２つの信号デ
ータRAM5,6が接続されている。また、データバス４には
バッファメモリ７が接続されており、バッファメモリ７
の出力は乗算器８の一方の入力に接続されている。乗算
器８の他方の入力には係数データを保持するためのバッ
ファメモリ９が接続され、バッファメモリ９には更に複
数の係数データを記憶する係数データRAM10が接続され
ている。ALU（演算器）11は乗算器８の計算出力の累算
等の演算をするために設けられており、一方の入力に乗
算器８の計算出力が供給される。他方の入力にはALU11
の計算出力を保持するアキュームレータ12の出力が供給
される。またアキュームレータ12の出力はデータバス４
に接続されている。
トIN1からの入力信号データが入出力インターフェース3
aに供給される。入出力インターフェース3aには第１デ
ータバス４が接続されている。同様に第２入力ポートIN
2からの入力信号データが入出力インターフェース3bに
供給され、入出力インターフェース3bは第１データバス
４に接続されている。第１データバス４にはオーディオ
信号データを記憶するデータメモリとして２つの信号デ
ータRAM5,6が接続されている。また、データバス４には
バッファメモリ７が接続されており、バッファメモリ７
の出力は乗算器８の一方の入力に接続されている。乗算
器８の他方の入力には係数データを保持するためのバッ
ファメモリ９が接続され、バッファメモリ９には更に複
数の係数データを記憶する係数データRAM10が接続され
ている。ALU（演算器）11は乗算器８の計算出力の累算
等の演算をするために設けられており、一方の入力に乗
算器８の計算出力が供給される。他方の入力にはALU11
の計算出力を保持するアキュームレータ12の出力が供給
される。またアキュームレータ12の出力はデータバス４
に接続されている。
信号データRAM5にはメモリ制御回路31が接続されてい
る。メモリ制御回路31はRAM5の指定アドレスへのデータ
書き込み及び指定アドレスからデータの読み出しを制御
する制御信号を発生する。信号データRAM6にはメモリ制
御回路31と同様のメモリ制御回路32が切替回路33を介し
て接続されている。切替回路33はメモリ制御回路31から
の制御信号によってRAM6の指定アドレスへのデータ書き
込み及び指定アドレスからデータの読み出しが行なわれ
るように切り替える。また、RAM10にはメモリ制御回路3
1と同様のメモリ制御回路34が接続されている。
る。メモリ制御回路31はRAM5の指定アドレスへのデータ
書き込み及び指定アドレスからデータの読み出しを制御
する制御信号を発生する。信号データRAM6にはメモリ制
御回路31と同様のメモリ制御回路32が切替回路33を介し
て接続されている。切替回路33はメモリ制御回路31から
の制御信号によってRAM6の指定アドレスへのデータ書き
込み及び指定アドレスからデータの読み出しが行なわれ
るように切り替える。また、RAM10にはメモリ制御回路3
1と同様のメモリ制御回路34が接続されている。
信号データRAM6は第１データバス４とは別の第２デー
タバス14にも接続されている。具体的には第３図に示す
ようにRAM6と第１データバス４との間には３ステートバ
ッファ39a,39bが設けられ、また、RAM6と第２データバ
ス14との間には３ステートバッファ40a,40bが設けられ
ている。３ステートバッファ39a,39b,40a,40bは後述の
シーケンスコントローラ18からの命令信号に応じて個別
にオンオフする。すなわち、第１データバス４からの信
号データをRAM6に書き込む場合には３ステートバッファ
39aがオンとなり、RAM6から第１データバス４に信号デ
ータを読み出す場合にはステートバッファ39bがオンと
なる。同様に第２データバス14からの信号データをRAM6
に書き込む場合には３ステートバッファ40aがオンとな
り、RAM6から第２データバス14に信号データを読み出す
場合には３ステートバッファ40bがオンとなる。このよ
うに命令信号に応じてオンとなる３ステートバッファは
39a,39b,40a,40bのうちの常にいずれか１である。
タバス14にも接続されている。具体的には第３図に示す
ようにRAM6と第１データバス４との間には３ステートバ
ッファ39a,39bが設けられ、また、RAM6と第２データバ
ス14との間には３ステートバッファ40a,40bが設けられ
ている。３ステートバッファ39a,39b,40a,40bは後述の
シーケンスコントローラ18からの命令信号に応じて個別
にオンオフする。すなわち、第１データバス４からの信
号データをRAM6に書き込む場合には３ステートバッファ
39aがオンとなり、RAM6から第１データバス４に信号デ
ータを読み出す場合にはステートバッファ39bがオンと
なる。同様に第２データバス14からの信号データをRAM6
に書き込む場合には３ステートバッファ40aがオンとな
り、RAM6から第２データバス14に信号データを読み出す
場合には３ステートバッファ40bがオンとなる。このよ
うに命令信号に応じてオンとなる３ステートバッファは
39a,39b,40a,40bのうちの常にいずれか１である。
データバス14には外部RAM15aとのデータ転送用のイン
ターフェース16が接続されている。外部RAM15aはオーデ
ィオ信号データの遅延信号データを作成するために設け
られた遅延用メモリであり、記憶容量が大なるほど遅延
時間の長い信号データを作成することができる。RAM15a
の書き込み及び読み出しアドレスを指定するためにメモ
リ制御回路35が設けられ、メモリ制御回路35には遅延時
間データRAM17が接続されている。RAM17における遅延時
間データの書き込み及び読み出しはメモリ制御回路38に
よって制御される。
ターフェース16が接続されている。外部RAM15aはオーデ
ィオ信号データの遅延信号データを作成するために設け
られた遅延用メモリであり、記憶容量が大なるほど遅延
時間の長い信号データを作成することができる。RAM15a
の書き込み及び読み出しアドレスを指定するためにメモ
リ制御回路35が設けられ、メモリ制御回路35には遅延時
間データRAM17が接続されている。RAM17における遅延時
間データの書き込み及び読み出しはメモリ制御回路38に
よって制御される。
インターフェース3a,3b,16、乗算器８、バッファメモ
リ7,9、ALU11、アキュームレータ12、メモリ制御回路3
1,32,34,35,38及び切替回路33の動作はシーケンスコン
トローラ18によって制御される。シーケンスコントロー
ラ18にはプログラムRAM19が接続されており、プログラ
ムRAM19に書き込まれたプログラムに従って動作する。
プログラムRAM19にはプログラムカウンタ20が接続さ
れ、プログラムカウンタ20の計数値が加算される毎にそ
の新たな計数値に対応するステップの命令コードがプロ
グラムRAM19から読み出されてシーケンスコントローラ1
8に供給される。また、シーケンスコントローラ18には
後述のマイクロコンピュータ24からの指令を複数保持す
るレジスタ21が接続されている。
リ7,9、ALU11、アキュームレータ12、メモリ制御回路3
1,32,34,35,38及び切替回路33の動作はシーケンスコン
トローラ18によって制御される。シーケンスコントロー
ラ18にはプログラムRAM19が接続されており、プログラ
ムRAM19に書き込まれたプログラムに従って動作する。
プログラムRAM19にはプログラムカウンタ20が接続さ
れ、プログラムカウンタ20の計数値が加算される毎にそ
の新たな計数値に対応するステップの命令コードがプロ
グラムRAM19から読み出されてシーケンスコントローラ1
8に供給される。また、シーケンスコントローラ18には
後述のマイクロコンピュータ24からの指令を複数保持す
るレジスタ21が接続されている。
プログラムRAM19及びレジスタ21はメインバス22に各
々接続されている。メインバス22にはインターフェース
23を介してマイクロコンピュータ24が接続されている。
またメインバス22には転送バッファ26,27が接続されて
いる。転送バッファ26はマイクロコンピュータ24から供
給される係数データをRAM10に記憶させるために一時的
に保持する。転送バッファ27はマイクロコンピュータ24
から供給される遅延時間データをRAM17に記憶させるた
めに一時的に保持する。
々接続されている。メインバス22にはインターフェース
23を介してマイクロコンピュータ24が接続されている。
またメインバス22には転送バッファ26,27が接続されて
いる。転送バッファ26はマイクロコンピュータ24から供
給される係数データをRAM10に記憶させるために一時的
に保持する。転送バッファ27はマイクロコンピュータ24
から供給される遅延時間データをRAM17に記憶させるた
めに一時的に保持する。
マイクロコンピュータ24はマイクロプロセッサ、RA
M、ROM及びインターフェース（共に図示せず）から構成
されている。マイクロコンピュータ24にはキーボード25
が接続されている。キーボード25には音場特性の異なる
ホール１、ホール２……の如く音場モードを指定する複
数のモードキーやグラフィックイコライザ調整の周波数
帯域設定キー、レベル調整キー及びミュートキー（共に
図示せず）等の複数のキーが設けられている。マイクロ
コンピュータ24のROMにはマイクロコンピュータ24自身
が処理するDSP制御プログラムの他にシーケンスコント
ローラ18が処理する複数のシーケンス制御プログラム、
RAM10に供給する複数の係数データ群、RAM17に供給する
読み出しアドレス設定用の複数の遅延時間データ群が予
め書き込まれている。
M、ROM及びインターフェース（共に図示せず）から構成
されている。マイクロコンピュータ24にはキーボード25
が接続されている。キーボード25には音場特性の異なる
ホール１、ホール２……の如く音場モードを指定する複
数のモードキーやグラフィックイコライザ調整の周波数
帯域設定キー、レベル調整キー及びミュートキー（共に
図示せず）等の複数のキーが設けられている。マイクロ
コンピュータ24のROMにはマイクロコンピュータ24自身
が処理するDSP制御プログラムの他にシーケンスコント
ローラ18が処理する複数のシーケンス制御プログラム、
RAM10に供給する複数の係数データ群、RAM17に供給する
読み出しアドレス設定用の複数の遅延時間データ群が予
め書き込まれている。
DSP1内にはクロックジェネレータ28が設けられてお
り、クロックジェネレータ28からクロックパルスがシー
ケンスコントローラ18やプログラムカウンタ20に供給さ
れる。またクロックジェネレータから発生されるクロッ
クパルスはA/D変換器41にサンプリングのタイミング信
号として供給される。
り、クロックジェネレータ28からクロックパルスがシー
ケンスコントローラ18やプログラムカウンタ20に供給さ
れる。またクロックジェネレータから発生されるクロッ
クパルスはA/D変換器41にサンプリングのタイミング信
号として供給される。
また、インターフェース3aから出力されるオーディオ
信号データはミュートスイッチ回路30aを介して第１出
力ポートOUT1に供給される。インターフェース3bから出
力されるオーディオ信号データはミュートスイッチ回路
30bを介して第２出力ポートOUT2に供給される。ミュー
トスイッチ回路30a,30bのオンオフはシーケンスコント
ローラ18から出力される命令信号によって制御されるよ
うになっている。
信号データはミュートスイッチ回路30aを介して第１出
力ポートOUT1に供給される。インターフェース3bから出
力されるオーディオ信号データはミュートスイッチ回路
30bを介して第２出力ポートOUT2に供給される。ミュー
トスイッチ回路30a,30bのオンオフはシーケンスコント
ローラ18から出力される命令信号によって制御されるよ
うになっている。
DSP2もDSP1と同様に構成されている。DSP2のインター
フェース23はマイクロコンピュータ24に接続されてい
る。またDSP2には外部RAM15aと同様の外部RAMが接続さ
れる。
フェース23はマイクロコンピュータ24に接続されてい
る。またDSP2には外部RAM15aと同様の外部RAMが接続さ
れる。
かかるDSP1及び２の構成において、上記した３ステー
トバッファ39a〜40b及びミュートスイッチ回路30aのオ
ンオフの命令信号の他に、シーケンスコントローラ18は
転送バッファ26に保持された係数データ群をRAM10に転
送する命令信号、転送バッファ27に保持されたアドレス
データ群をRAM17に転送する命令信号、インターフェー
ス３からのオーディオ信号データの信号データRAM5,6の
指定アドレスへの転送命令信号、信号データRAM5,6の指
定アドレスから信号データを読み出してバッファメモリ
７へ転送する命令信号、RAM10の指定アドレスから係数
データを読み出してバッファメモリ９へ転送する命令信
号、ALU11の各種演算動作命令信号、アキュームレータ1
2に保持された信号データの信号データRAM5,6の指定ア
ドレス又はバッファメモリ７への転送命令信号、信号デ
ータRAM6の指定アドレスから外部RAM15aの書き込み指定
アドレスへの転送命令信号、外部RAM15aの遅延指定アド
レスから信号データRAM6の指定アドレスへの転送命令信
号、RAM5,6及び外部RAM15aを初期化するためのリセット
命令信号等の命令信号を発生する。これらの命令信号は
マイクロコンピュータ24からの指令又はプログラムRAM1
9に記憶されたプログラムに従って適切なタイミングで
発生される。なお、マイクロコンピュータ24からの指令
は指令レジスタ21に保持されるので、シーケンスコント
ローラ18はプログラムに従った動作中に指令レジスタ21
の内容を監視して割り込み動作によりマイクロコンピュ
ータ24からの指令に対する命令信号の発生を行なう。指
令レジスタ21に保持された指令はそれに対応する命令信
号が発生されると例えば、シーケンスコントローラ18に
よってキャンセルされる。
トバッファ39a〜40b及びミュートスイッチ回路30aのオ
ンオフの命令信号の他に、シーケンスコントローラ18は
転送バッファ26に保持された係数データ群をRAM10に転
送する命令信号、転送バッファ27に保持されたアドレス
データ群をRAM17に転送する命令信号、インターフェー
ス３からのオーディオ信号データの信号データRAM5,6の
指定アドレスへの転送命令信号、信号データRAM5,6の指
定アドレスから信号データを読み出してバッファメモリ
７へ転送する命令信号、RAM10の指定アドレスから係数
データを読み出してバッファメモリ９へ転送する命令信
号、ALU11の各種演算動作命令信号、アキュームレータ1
2に保持された信号データの信号データRAM5,6の指定ア
ドレス又はバッファメモリ７への転送命令信号、信号デ
ータRAM6の指定アドレスから外部RAM15aの書き込み指定
アドレスへの転送命令信号、外部RAM15aの遅延指定アド
レスから信号データRAM6の指定アドレスへの転送命令信
号、RAM5,6及び外部RAM15aを初期化するためのリセット
命令信号等の命令信号を発生する。これらの命令信号は
マイクロコンピュータ24からの指令又はプログラムRAM1
9に記憶されたプログラムに従って適切なタイミングで
発生される。なお、マイクロコンピュータ24からの指令
は指令レジスタ21に保持されるので、シーケンスコント
ローラ18はプログラムに従った動作中に指令レジスタ21
の内容を監視して割り込み動作によりマイクロコンピュ
ータ24からの指令に対する命令信号の発生を行なう。指
令レジスタ21に保持された指令はそれに対応する命令信
号が発生されると例えば、シーケンスコントローラ18に
よってキャンセルされる。
キーボード25のいずれかのモードキーが操作される
と、マイクロコンピュータ24は第４図に示すように現在
の音場モードと異なる音場モードを指定するモードキー
の操作か否かを判別する（ステップ41）。現在の音場モ
ードと異なる音場モードの指定の場合には直ちにDSP1,2
のミュートスイッチ回路30a,30bをオフにせしめてミュ
ート状態とするためにミュート指令をDSP1,2のシーケン
スコントローラ18に対して発生し（ステップ42）、操作
されたキーに対応するシーケンス制御プログラム、係数
データ群α1,α２……αｎ及び遅延時間データ群t1,t2
……tnをROMから読み出して転送する（ステップ43〜4
5）。シーケンス制御プログラムはDSP1,2のインターフ
ェース23、そしてメインバス22を介してRAM19に転送さ
れて図示しないプログラムメモリ制御回路によって書き
込まれる。係数データ群はインターフェース23、そして
メインバス22を介して転送バッファ26に転送される。遅
延時間データ群はインターフェース23、そしてメインバ
ス22を介して転送バッファ27に転送される。このように
係数データ及び遅延時間データを転送バッファ26、27に
転送すると、マイクロコンピュータ24はDSP1,2のシーケ
ンスコントローラ18に対してデータ切替指令を発生し
（ステップ46）、更に初期化指令を発生する（ステップ
47）。シーケンスコントローラ18はデータ切替指令に応
じてメモり制御回路34,38に対して所定の命令信号を発
生して転送バッファ26に転送された係数データ群をRAM1
0の所定域に書き込ませ、また転送バッファ27に転送さ
れた遅延時間データ群をRAM17の所定域に書き込ませ
る。また、シーケンスコントローラ18は初期化指令に応
じて上記したリセット命令信号をメモり制御回路31,32,
35に対して発生するので、メモリ制御回路31,32,35によ
って信号データRAM5,6及び外部RAM15aの全ての記憶域に
“0"が書き込まれる。
と、マイクロコンピュータ24は第４図に示すように現在
の音場モードと異なる音場モードを指定するモードキー
の操作か否かを判別する（ステップ41）。現在の音場モ
ードと異なる音場モードの指定の場合には直ちにDSP1,2
のミュートスイッチ回路30a,30bをオフにせしめてミュ
ート状態とするためにミュート指令をDSP1,2のシーケン
スコントローラ18に対して発生し（ステップ42）、操作
されたキーに対応するシーケンス制御プログラム、係数
データ群α1,α２……αｎ及び遅延時間データ群t1,t2
……tnをROMから読み出して転送する（ステップ43〜4
5）。シーケンス制御プログラムはDSP1,2のインターフ
ェース23、そしてメインバス22を介してRAM19に転送さ
れて図示しないプログラムメモリ制御回路によって書き
込まれる。係数データ群はインターフェース23、そして
メインバス22を介して転送バッファ26に転送される。遅
延時間データ群はインターフェース23、そしてメインバ
ス22を介して転送バッファ27に転送される。このように
係数データ及び遅延時間データを転送バッファ26、27に
転送すると、マイクロコンピュータ24はDSP1,2のシーケ
ンスコントローラ18に対してデータ切替指令を発生し
（ステップ46）、更に初期化指令を発生する（ステップ
47）。シーケンスコントローラ18はデータ切替指令に応
じてメモり制御回路34,38に対して所定の命令信号を発
生して転送バッファ26に転送された係数データ群をRAM1
0の所定域に書き込ませ、また転送バッファ27に転送さ
れた遅延時間データ群をRAM17の所定域に書き込ませ
る。また、シーケンスコントローラ18は初期化指令に応
じて上記したリセット命令信号をメモり制御回路31,32,
35に対して発生するので、メモリ制御回路31,32,35によ
って信号データRAM5,6及び外部RAM15aの全ての記憶域に
“0"が書き込まれる。
ステップ47の実行後、ミュートスイッチ回路30a,30b
をオンにせしめてミュート状態を解除するためのミュー
ト解除指令をシーケンスコントローラ18に対して発生す
る（ステップ48）。すなわち、ミュートスイッチ回路30
は現在の音場モードを他の音場モードに切替えるために
RAM10,17及び19内のデータやプログラムを変更する期間
だけオフとなるのである。これはデータやプログラムの
変更により生ずる雑音信号が出力されることを防止する
ためである。
をオンにせしめてミュート状態を解除するためのミュー
ト解除指令をシーケンスコントローラ18に対して発生す
る（ステップ48）。すなわち、ミュートスイッチ回路30
は現在の音場モードを他の音場モードに切替えるために
RAM10,17及び19内のデータやプログラムを変更する期間
だけオフとなるのである。これはデータやプログラムの
変更により生ずる雑音信号が出力されることを防止する
ためである。
キーボード25の操作によりパラレル処理が指定された
場合にはマイクロコンピュータ24はDSP1及び２の第１チ
ャンネルを、すなわち、入力ポートIN1と出力ポートOUT
1との間をデータ処理状態とし、DSP1及び２の第２チャ
ンネルを、すなわち、入力ポートIN2と出力ポートOUT2
との間をデータ通過状態とする。一方、キーボード25の
操作によりカスケード処理が指定された場合にはマイク
ロコンピュータ24はDSP1及び２の第１チャンネルをデー
タ処理状態とし、またDSP1及び２の第２チャンネルもデ
ータ処理状態とする。
場合にはマイクロコンピュータ24はDSP1及び２の第１チ
ャンネルを、すなわち、入力ポートIN1と出力ポートOUT
1との間をデータ処理状態とし、DSP1及び２の第２チャ
ンネルを、すなわち、入力ポートIN2と出力ポートOUT2
との間をデータ通過状態とする。一方、キーボード25の
操作によりカスケード処理が指定された場合にはマイク
ロコンピュータ24はDSP1及び２の第１チャンネルをデー
タ処理状態とし、またDSP1及び２の第２チャンネルもデ
ータ処理状態とする。
次に、DSP1内におけるデータ処理動作について説明す
る。A/D変換器41に入力されるオーディオ信号はクロッ
クジェネレータ28からのクロックパルスに同期したサン
プリング周期毎にディジタルオーディオ信号データ群
d1,d2……dnに変換され、そのオーディオ信号データ群
はインターフェース3aを介して第１データバス４に供給
される。データバス４に供給された信号データ群はRAM5
又は６に供給されて記憶される。
る。A/D変換器41に入力されるオーディオ信号はクロッ
クジェネレータ28からのクロックパルスに同期したサン
プリング周期毎にディジタルオーディオ信号データ群
d1,d2……dnに変換され、そのオーディオ信号データ群
はインターフェース3aを介して第１データバス４に供給
される。データバス４に供給された信号データ群はRAM5
又は６に供給されて記憶される。
DSP1のRAM6に書き込まれた信号データはデータバス14
によってインターフェース16内の出力レジスタ（図示せ
ず）に順次転送され、更にその出力レジスタから外部RA
M15aの書き込みアドレスで指定され記憶位置に書き込ま
れる。この書き込みアドレスはメモリ制御回路35によっ
て制御され外部RAM15aの記憶位置数に対応した数のアド
レスを所定の順番で転送信号データ毎に変化される。外
部RAM15aにおいて読み出しアドレスで指定される記憶位
置の信号データが読み出されてインターフェース16内の
入力レジスタ（図示せず）に転送される。読み出しアド
レスは、RAM17に記憶された遅延時間データがメモリ制
御回路38によって読み出されてメモリ制御回路35に供給
されるので、メモリ制御回路35において供給される遅延
時間データに応じて書き込みアドレスを基準に設定され
る。すなわち、遅延時間データにより１つの信号データ
のRAM15aへの書き込みタイミングとその読み出しタイミ
ングとの間が遅延時間となるのである。インターフェー
ス16内の入力レジスタに転送保持された信号データはデ
ータバス14によって信号データRAM6に転送される。この
外部RAM15aとの転送動作により音場制御用の遅延オーデ
ィオ信号データが作成されるのである。
によってインターフェース16内の出力レジスタ（図示せ
ず）に順次転送され、更にその出力レジスタから外部RA
M15aの書き込みアドレスで指定され記憶位置に書き込ま
れる。この書き込みアドレスはメモリ制御回路35によっ
て制御され外部RAM15aの記憶位置数に対応した数のアド
レスを所定の順番で転送信号データ毎に変化される。外
部RAM15aにおいて読み出しアドレスで指定される記憶位
置の信号データが読み出されてインターフェース16内の
入力レジスタ（図示せず）に転送される。読み出しアド
レスは、RAM17に記憶された遅延時間データがメモリ制
御回路38によって読み出されてメモリ制御回路35に供給
されるので、メモリ制御回路35において供給される遅延
時間データに応じて書き込みアドレスを基準に設定され
る。すなわち、遅延時間データにより１つの信号データ
のRAM15aへの書き込みタイミングとその読み出しタイミ
ングとの間が遅延時間となるのである。インターフェー
ス16内の入力レジスタに転送保持された信号データはデ
ータバス14によって信号データRAM6に転送される。この
外部RAM15aとの転送動作により音場制御用の遅延オーデ
ィオ信号データが作成されるのである。
一方、RAM10から読み出された係数データはバッファ
メモリ９に供給されて保持される。シーケンスコントロ
ーラ18によってタイミングが適切にとられることによ
り、バッファメモリ７にはRAM5,6又はアキュームレータ
12から信号データが転送され、乗算器８はバッファメモ
リ７に保持された信号データとバッファメモリ９に保持
された係数データとを乗算する。例えば、信号データ群
d1,d2……dnと係数データ群α1,α２……αｎとを積和
演算する場合には、先ず、バッファメモリ７にd1が保持
出力され、バッファメモリ９にα１が保持出力され、乗
算器８においてα１・d1が演算され、このα１・d1にAL
U11において０を加算し、その演算結果がアキュームレ
ータ12において保持される。次いで、バッファメモリ７
にd2が保持出力され、バッファメモリ９にα２が保持出
力され、乗算器８においてα２・d2が演算されると、ア
キュームレータ12からα１・d1が出力されてALU11にお
いてα１・d1＋α２・d2が演算される。これを繰り返す
ことより が算出される。この がインターフェース3aから出力される。
メモリ９に供給されて保持される。シーケンスコントロ
ーラ18によってタイミングが適切にとられることによ
り、バッファメモリ７にはRAM5,6又はアキュームレータ
12から信号データが転送され、乗算器８はバッファメモ
リ７に保持された信号データとバッファメモリ９に保持
された係数データとを乗算する。例えば、信号データ群
d1,d2……dnと係数データ群α1,α２……αｎとを積和
演算する場合には、先ず、バッファメモリ７にd1が保持
出力され、バッファメモリ９にα１が保持出力され、乗
算器８においてα１・d1が演算され、このα１・d1にAL
U11において０を加算し、その演算結果がアキュームレ
ータ12において保持される。次いで、バッファメモリ７
にd2が保持出力され、バッファメモリ９にα２が保持出
力され、乗算器８においてα２・d2が演算されると、ア
キュームレータ12からα１・d1が出力されてALU11にお
いてα１・d1＋α２・d2が演算される。これを繰り返す
ことより が算出される。この がインターフェース3aから出力される。
かかる処理動作は第１チャンネルについて示したが、
カスケード処理においては第２チャンネルにおいても行
なわれる。DSP2においても同様にデータ処理動作が行な
われる。
カスケード処理においては第２チャンネルにおいても行
なわれる。DSP2においても同様にデータ処理動作が行な
われる。
パラレル処理におけるデータ通過動作は、インターフ
ェース3bから出力された信号データ群をデータバス４を
介してインターフェース3bに供給することである。
ェース3bから出力された信号データ群をデータバス４を
介してインターフェース3bに供給することである。
なお、これらの動作はプログラムRAM19に記憶された
シーケース制御プログラムに従ってシーケンスコントロ
ーラ18が発生する命令信号に応じて行なわれる。
シーケース制御プログラムに従ってシーケンスコントロ
ーラ18が発生する命令信号に応じて行なわれる。
また、上記した実施例においては、各DSPにクロック
ジェネレータが設けられているが、いずれか１のクロッ
クジェネレータからのクロックパルスを各DSP及びD/A変
換器に供給するようにしても良い。
ジェネレータが設けられているが、いずれか１のクロッ
クジェネレータからのクロックパルスを各DSP及びD/A変
換器に供給するようにしても良い。
更に、上記した実施例においては、入力オーディオ信
号はモノラル信号に限らず、ステレオオーディオ信号で
あっても良いことは明らかである。
号はモノラル信号に限らず、ステレオオーディオ信号で
あっても良いことは明らかである。
第５図は３つのDSP45〜47によりパラレル処理及びカ
スケード処理を選択的に行なう場合の接続を示してい
る。この場合、DSP45〜47は３チャンネルの入力ポートI
N1〜IN3及び出力ポートOUT1〜OUT3を各々有している。
パラレル処理の場合には第１チャンネルをデータ処理状
態とし、第２及び第３チャンネルをデータ通過状態とす
る。カスケード処理の場合には第１ないし第３チャンネ
ルをデータ処理状態とするのである。
スケード処理を選択的に行なう場合の接続を示してい
る。この場合、DSP45〜47は３チャンネルの入力ポートI
N1〜IN3及び出力ポートOUT1〜OUT3を各々有している。
パラレル処理の場合には第１チャンネルをデータ処理状
態とし、第２及び第３チャンネルをデータ通過状態とす
る。カスケード処理の場合には第１ないし第３チャンネ
ルをデータ処理状態とするのである。
発明の効果 以上の如く、本発明のオーディオ信号データ処理装置
においては、入力オーディオ信号データを第１及び第２
処理手段各々の一方のチャンネルの入力ポートに供給
し、第１処理手段の一方のチャンネルの出力ポートから
の出力データを第２処理手段の他方のチャンネルの入力
ポートに供給し、第２処理手段の双方のチャンネルの各
出力ポートから出力オーディオ信号データを得ることが
行なわれる。よって、カスケード処理及びパラレル処理
のいずれか一方を選択的に行なうことが切替スイッチを
外部に接続しなくても達成することができる。また、カ
スケード処理及びパラレル処理のいずれの場合において
も第２処理手段からの各チャンネルの出力信号データが
処理出力データとなるので、チャンネル間の信号データ
に時間的ずれが生ずることが防止される。よって、信号
データをアナログ信号に各々変換する際にタイミング調
整をする必要がなく全体の回路構成を簡単にすることが
できる。更に、第１及び第２処理手段をプログラムに従
って動作させる場合には第１及び第２処理手段において
同一のプログラムを共用することができるという利点も
ある。
においては、入力オーディオ信号データを第１及び第２
処理手段各々の一方のチャンネルの入力ポートに供給
し、第１処理手段の一方のチャンネルの出力ポートから
の出力データを第２処理手段の他方のチャンネルの入力
ポートに供給し、第２処理手段の双方のチャンネルの各
出力ポートから出力オーディオ信号データを得ることが
行なわれる。よって、カスケード処理及びパラレル処理
のいずれか一方を選択的に行なうことが切替スイッチを
外部に接続しなくても達成することができる。また、カ
スケード処理及びパラレル処理のいずれの場合において
も第２処理手段からの各チャンネルの出力信号データが
処理出力データとなるので、チャンネル間の信号データ
に時間的ずれが生ずることが防止される。よって、信号
データをアナログ信号に各々変換する際にタイミング調
整をする必要がなく全体の回路構成を簡単にすることが
できる。更に、第１及び第２処理手段をプログラムに従
って動作させる場合には第１及び第２処理手段において
同一のプログラムを共用することができるという利点も
ある。
第１図は本発明の実施例を示すブロック図、第２図は第
１図の装置中のDSPを具体的に示したブロック図、第３
図は第２図のDSP中の一部分を具体的に示す回路図、第
４図は第２図のDSP中のマイクロコンピュータの動作を
示すフロー図、第５図は本発明の他の実施例を示すブロ
ック図、第６図は従来のオーディオ信号データ処理装置
を示すブロック図である。 主要部分の符号の説明 1,2,45〜47,51,52……DSP 4,14……データバス 5,6……信号データRAM 7,9……バッファメモリ ８……乗算器 10……係数データRAM 11……ALU 12……アキュームレータ 17……遅延時間データRAM 18……シーケンスコントローラ
１図の装置中のDSPを具体的に示したブロック図、第３
図は第２図のDSP中の一部分を具体的に示す回路図、第
４図は第２図のDSP中のマイクロコンピュータの動作を
示すフロー図、第５図は本発明の他の実施例を示すブロ
ック図、第６図は従来のオーディオ信号データ処理装置
を示すブロック図である。 主要部分の符号の説明 1,2,45〜47,51,52……DSP 4,14……データバス 5,6……信号データRAM 7,9……バッファメモリ ８……乗算器 10……係数データRAM 11……ALU 12……アキュームレータ 17……遅延時間データRAM 18……シーケンスコントローラ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−284510（ＪＰ，Ａ) 特開 昭62−56327（ＪＰ，Ａ) Ｐｒｏｃ ＩＥＥＥ Ｉｎｔ．Ｃｏｎ ｆ．Ａｃｏｕｓｔ Ｓｐｅｅｃｈ Ｓｉ ｇｎａｌ Ｐｒｏｃｅｓｓ（1985）ｖｏ ｌ．１ Ｙａｍａｕｃｈｉ Ｈ，Ｋａｎ ｅｋｏ Ｔ，Ｋｏｂａｙａｓｈｉ Ｔ, Ｉｗａｔａ Ａ，Ｏｎｏ Ｓ，ｐ．204 −207 (58)調査した分野(Int.Cl.7，ＤＢ名) G10K 15/12 G06F 9/22 310 H03H 17/02 601
Claims (3)
- 【請求項１】少なくとも２チャンネルの入力ポート及び
出力ポートを各々有しオーディオ信号データを各々処理
する第１及び第２処理手段と、前記第１及び第２処理手
段の処理動作を制御する制御手段とを備え、入力オーデ
ィオ信号データを前記第１及び第２処理手段各々の一方
のチャンネルの入力ポートに供給し、前記第１処理手段
の一方のチャンネルの出力ポートからの出力データを前
記第２処理手段の他方のチャンネルの入力ポートに供給
し、前記第２処理手段の双方のチャンネルの各出力ポー
トから出力オーディオ信号データを得ることを特徴とす
るオーディオ信号データ処理装置。 - 【請求項２】前記第２処理手段は命令信号に応じて前記
他方のチャンネルの入力ポートと出力ポートとの間をデ
ータ通過状態にすることを特徴とする請求項１記載のオ
ーディオ信号データ処理装置。 - 【請求項３】前記第１処理手段の前記一方及び他方のチ
ャンネルと前記第２処理手段の前記一方及び他方のチャ
ンネルとは各々同一の機能を有することを特徴とする請
求項１記載のオーディオ信号データ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01163322A JP3083526B2 (ja) | 1989-06-26 | 1989-06-26 | オーディオ信号データ処理装置 |
| US07/486,866 US5091951A (en) | 1989-06-26 | 1990-03-01 | Audio signal data processing system |
| EP19900306982 EP0405914A3 (en) | 1989-06-26 | 1990-06-26 | Audio signal data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01163322A JP3083526B2 (ja) | 1989-06-26 | 1989-06-26 | オーディオ信号データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0328894A JPH0328894A (ja) | 1991-02-07 |
| JP3083526B2 true JP3083526B2 (ja) | 2000-09-04 |
Family
ID=15771642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01163322A Expired - Fee Related JP3083526B2 (ja) | 1989-06-26 | 1989-06-26 | オーディオ信号データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3083526B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3019767B2 (ja) * | 1995-12-28 | 2000-03-13 | ヤマハ株式会社 | デジタル信号処理装置 |
| JP4804438B2 (ja) * | 2007-10-02 | 2011-11-02 | 株式会社オーエ | 風呂蓋 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6256327A (ja) * | 1985-09-05 | 1987-03-12 | Nippon Sheet Glass Co Ltd | 曲げガラスの成形方法 |
| US4802111A (en) * | 1986-03-10 | 1989-01-31 | Zoran Corporation | Cascadable digital filter processor employing moving coefficients |
-
1989
- 1989-06-26 JP JP01163322A patent/JP3083526B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｐｒｏｃ ＩＥＥＥ Ｉｎｔ．Ｃｏｎｆ．Ａｃｏｕｓｔ Ｓｐｅｅｃｈ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓ（１９８５）ｖｏｌ．１ Ｙａｍａｕｃｈｉ Ｈ，Ｋａｎｅｋｏ Ｔ，Ｋｏｂａｙａｓｈｉ Ｔ，Ｉｗａｔａ Ａ，Ｏｎｏ Ｓ，ｐ．２０４−２０７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0328894A (ja) | 1991-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |