JP3120483B2 - 効果付加装置 - Google Patents

効果付加装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電子楽器等から入力さ
れる音響信号に対して複数の音響効果を付加する効果付
加装置に関する。
【０００２】
【従来の技術】従来、電子楽器等から入力される音響信
号に対して複数の音響効果、例えばコラス、ディレィ、
リバーブ等を付与する、いわゆるマルチエフェクタ（効
果付加装置）が提案され、実用化されている。
【０００３】このエフェクタは単独のエフェクトを付与
するエフェクタを複数個有し、このエフェクタを複数
個、シリアル又はパラレルに接続することによって構成
されるもの、あるいはＤＳＰで構成され、このＤＳＰに
それぞれエフェクト処理のアルゴリズムを複数個含んだ
プログラムを転送してやることにより、複数の音響効果
を得ている。
【０００４】また、このようなマルチエフェクタに対
し、近年ではこのマルチエフェクタから出力される音響
信号の態様を可変するために、各エフェクトの付与のさ
れ方、又は付与される数を可変しようとする試みがなさ
れている。
【０００５】これは、上記のようなマルチエフェクタを
電子楽器に用いて発生する楽音の雰囲気を変えようとす
る場合（普通は奏法を変えて行う）に必要となってく
る。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の効果付加装置にあっては、複数のエフェクタ
を接続しているものの場合、複数の音響効果を付与する
ためには、その接続方法を変えなければならず、演奏中
などは複数のエフェクタに対する接続方法を変えること
が極めて困難であり、マルチエフェクタとしての性能を
十分に発揮できないという問題点があった。
【０００７】この場合、例えば演奏中に切換スイッチ等
でエフェクタの接続を切換えることも考えられるが、そ
のための配線が複雑になるという欠点がある。
【０００８】一方、マルチエフェクタをＤＳＰで構成し
たものの場合、入力するプログラムを変更すればよい訳
であるが、各エフェクト処理の組合せを変えるためのア
ルゴリズムを切換えられる数だけ持つことが必要とな
り、必然的にＤＳＰを制御する（プログラムを転送す
る）ＣＰＵに接続されるメモリの容量が極めて大容量に
なってしまうという問題点がある。
【０００９】そこで本発明は、接続配線の変更や大容量
のメモリを必要とせずに、入力音響信号に付与されるエ
フェクトの組合せを変更できる効果付加装置を提供する
ことを目的としている。
【００１０】
【課題を解決するための手段】本発明による効果付加装
置は、入力される音響信号に対して複数の音響効果を付
加するそれぞれの効果アルゴリズムを、各音響効果に対
応させてアルゴリズム毎に記憶する効果アルゴリズム記
憶手段と、入力される音響信号に対して複数の音響効果
を種々の形態で組み合せるための組み合せアルゴリズム
を記憶する組み合せアルゴリズム記憶手段と、入力され
る音響信号に対する複数の音響効果の組み合せ形態に応
じて、効果アルゴリズム記憶手段から効果アルゴリズム
を読み出すとともに、組み合せアルゴリズム記憶手段か
ら組み合せアルゴリズムを読み出して１つのプログラム
を作成し、このプログラムを転送するプログラム作成手
段と、このプログラム作成手段によって作成されたプロ
グラムに基づいて入力される音響信号に対して複数の音
響効果を付加する効果付加手段とを備えたことを特徴と
する。
【００１１】
【作用】本発明では、効果アルゴリズムおよび組み合せ
アルゴリズムが予め記憶されており、例えば外部から入
力音響信号に対する複数の音響効果の組み合せ形態が選
択されると、予め記憶された中から複数の効果アルゴリ
ズムおよび組み合せアルゴリズムが読み出されて１つの
プログラムが作成される。そして、このプログラムが、
例えばＤＳＰに転送され、ＤＳＰでは転送されたプログ
ラムに基づいて入力される音響信号に対する複数の音響
効果の付加処理が実行される。
【００１２】したがって、あらゆる組み合わせのエフェ
クト形態を全てプログラムの形で予め記憶しておく必要
がなく、記憶容量が格段と低減し、メモリの容量が少な
くて済む。
【００１３】また、演奏中に切換スイッチ等でエフェク
タの接続を切換えるという処理は必要なく、接続配線の
変更や大容量のメモリを必要とせずに、入力音響信号に
付与されるエフェクトの組合せを変更することが可能に
なる。
【００１４】
【実施例】以下、図面を参照して本発明の一実施例につ
いて説明する。図１は本発明に係る効果付加装置を電子
楽器に適用したときの一実施例の全体構成図である。図
１において、１はＣＰＵ（プログラム作成手段）であ
り、ＣＰＵ１はＲＯＭ２に記憶されたプログラムを、Ｒ
ＡＭ３をワークメモリとして使用することによって、Ｄ
ＳＰ（Digital signal Proccesor）４の制御を行う。ま
た、ＣＰＵ１はスイッチ部５に設けられている各種スイ
ッチ類を走査し、それらの状態の変化に応じた制御動作
を行う。
【００１５】ＲＯＭ２は効果アルゴリズム記憶手段およ
び組み合せアルゴリズム記憶手段としての機能を有し、
これらの各アルゴリズムを予め記憶している。ここで、
効果アルゴリズムとは、入力される音響信号に対して所
定の音響効果（すなわち、エフェクトで、例えばリバー
ブ）を付加するためのアルゴリズムである。なお、複数
の音響効果を付加するそれぞれの効果アルゴリズムは、
各音響効果に対応させてアルゴリズム毎に記憶されてい
る。
【００１６】また、組み合せアルゴリズムとは、入力さ
れる音響信号に対して複数の音響効果（例えば、リバー
ブやコーラス）を種々の形態で組み合せるためのアルゴ
リズムである。
【００１７】スイッチ部５に設けられている各種スイッ
チ類は、例えば複数のエフェクトのうちの１つ、あるい
は複数のエフェクトおよびこれらのエフェクトを適切に
組み合わせた形態を選択するために操作されるもので、
ある１つのスイッチが操作されると、これに対応するエ
フェクトが入力音響信号に対して付加されるように、Ｃ
ＰＵ１に制御信号が出力される。
【００１８】また、２つのスイッチが操作されると、同
様にこれに対応する複数のエフェクトが所望の組み合せ
形態で付加されるように制御信号が出力される。さら
に、複数のエフェクトの１つあるいは２つを複数のチヤ
ンネル信号に対して付加するように操作することも行わ
れる。
【００１９】ＣＰＵ１はスイッチ部５に設けられている
各種スイッチ類からの制御信号に基づいて入力される音
響信号に対する複数のエフェクトの組み合せ形態を判定
し、この形態に応じて、ＲＯＭ２から効果アルゴリズム
および組み合せアルゴリズムを読み出して１つのプログ
ラムを作成し、このプログラムをＤＳＰ４に転送する。
【００２０】ＤＳＰ４は１つにまとめられた所定の動作
プログラムを実行することにより、電子楽器（又はオー
ディオ再生装置）等から出力され、Ａ／Ｄ変換器（ＡＤ
Ｃ）６、７によってデジタル化された楽音信号（又はオ
ーディオ再生信号など。以下、楽音信号と呼ぶ）に複数
の音響効果（エフェクト）を付与する。この場合、ＤＳ
Ｐ４は効果付加手段としての機能を有し、ＣＰＵ１から
転送されてくるプログラムに基づいてエフェクト付加処
理を行う。
【００２１】Ａ／Ｄ変換器６は上記楽音信号のうちＬチ
ヤンネル信号およびＲチヤンネル信号をＡ／Ｄ変換して
ＤＳＰ４の入力端子ＩＮ１に供給し、Ａ／Ｄ変換器７は
Ｅチヤンネル信号およびＴチヤンネル信号をＡ／Ｄ変換
してＤＳＰ４の入力端子ＩＮ２に供給する。
【００２２】このようにして複数のエフェクトが付与さ
れたデジタル楽音信号はＤ／Ａ変換器（ＤＡＣ）８、９
でアナログ信号に変換された後、増幅器を介してスビー
カ（何れも図示略）から放音される。
【００２３】Ｄ／Ａ変換器８はＤＳＰ４の出力端子ＯＵ
Ｔ１から出力されるデジタル楽音信号、特にＬチヤンネ
ル信号およびＲチヤンネル信号をＤ／Ａ変換し、Ｄ／Ａ
変換器９はＤＳＰ４の出力端子ＯＵＴ２から出力される
デジタル楽音信号、特に１チヤンネル信号および２チヤ
ンネル信号をＤ／Ａ変換する。
【００２４】次に、図２はＤＳＰ４の内部構成を示す図
である。図２において、プログラムメモリ１０１は所定
のマイクロプログラムを格納するメモリであり、図１の
ＣＰＵ１から転送されてきた１つのプログラムの指示に
従って所定の動作プログラムを制御回路１０２に出力す
る。このとき、プログラムメモリ１０１には特に図示し
ないアドレスカウンタが接続されている。そして、プロ
グラムメモリ１０１は、このアドレスカウンタからのア
ドレス指示に従ってプログラム内容を順次制御回路１０
２に供給する。
【００２５】制御回路１０２はプログラムメモリ１０１
の出力内容に基づいて後述する各レジスタ、メモリ間の
データ転送と演算、各ゲートやラッチを開閉制御するた
めの各種信号、並びにサンプルタイミング毎にインクリ
メントされるカウンタ値ＳＣを出力し、所望の信号処理
動作を実行する。
【００２６】係数メモリ（Ｐ）１０３は後述する図１６
に示すような各種の係数を格納するレジスタであり、こ
れらの係数はＣＰＵ１の制御によって図１のＲＡＭ３か
ら読み出されて係数メモリ（Ｐ）１０３に格納される。
【００２７】ワークメモリ（Ｗ）１０４は後述する図１
５に示すように、ＤＳＰ４内で作成される波形信号等を
一時的に退避させておく作業用のメモリである。
【００２８】入力レジスタ（ＰＩ１）１２１は図１のＡ
／Ｄ変換器６からＤＳＰ４内に入力端子ＩＮ１を経て入
力されるデジタル楽音信号（Ｌチヤンネル信号およびＲ
チヤンネル信号）を格納し、同信号を内部バス１２３を
介して各部へ供給する。
【００２９】同様に、入力レジスタ（ＰＩ２）１２２は
図１のＡ／Ｄ変換器７からＤＳＰ４内に入力端子ＩＮ２
を経て入力されるデジタル楽音信号（Ｅチヤンネル信号
およびＴチヤンネル信号）を格納し、同信号を内部バス
１２３を介して各部へ供給する。
【００３０】前述の係数メモリ（Ｐ）１０３、ワークメ
モリ（Ｗ）１０４の出力、入力レジスタ（ＰＩ１）１２
１および入力レジスタ（ＰＩ２）１２２の出力は、後述
する各レジスタからの出力とともにゲート１３１〜１３
４のゲート端子に入力され、ゲート１３１〜１３４から
の出力はレジスタ（Ｍ０）１４１、（Ｍ１）１４２、
（Ａ０）１４３、（Ａ１）１４４に入力される。
【００３１】レジスタ（Ｍ０）１４１、（Ｍ１）１４２
には乗算器１４５に供給される演算途中のデータが格納
され、レジスタ（Ａ０）１４３、（Ａ１）１４４には加
減算器１４６に供給される演算途中のデータが格納され
る。
【００３２】また、レジスタ（Ｍ１）１４２の出力、お
よび後述するレジスタ（ＳＲ）１５３の出力はゲート１
４７を介して乗算器１４５に入力されるとともに、レジ
スタレジスタ（Ａ０）１４３の出力、および後述するレ
ジスタ（ＭＲ）１５０の出力はゲート１４８を介して加
減算器１４６に入力され、さらにレジスタ（Ａ１）１４
４の出力、および後述するレジスタ（ＡＲ）１５１の出
力はゲート１４９を介して加減算器１４６に入力され
る。
【００３３】加減算器１４６は制御回路１０２からの命
令に基づいて加算、減算を実行するとともに、必要に応
じて単にデータを通過させるのみの処理（いわゆるスル
ー処理）を行う。
【００３４】乗算器１４５の乗算結果はレジスタ（Ｍ
Ｒ）１５０に格納され、レジスタ（ＭＲ）１５０の出力
はゲート１３２、およびゲート１４８に供給される。ま
た、加減算器１４６の演算結果はレジスタ（ＡＲ）１５
１に格納され、レジスタ（ＡＲ）１５１の出力はゲート
１４９に供給されるとともに、クリッパ回路１５２を介
してレジスタ（ＳＲ）１５３に供給される。
【００３５】クリッパ回路１５２は、オーバフロー（桁
あふれ）を防止するためのものである。レジスタ（Ｓ
Ｒ）１５３の出力はゲート１４７に供給され、また、あ
る１音についての処理の演算結果として内部バス１２３
を介してワークメモリ（Ｗ）１０４に格納される。
【００３６】上述の演算結果がワークメモリ（Ｗ）１０
４に記憶されて一連の処理が終了すると、同メモリに記
憶されたデータは出力レジスタ（ＯＲ１）１５４および
出力レジスタ（ＯＲ２）１５５に転送され、同レジスタ
から図１のＤ／Ａ変換器８、９にそれぞれ出力される。
【００３７】出力レジスタ（ＯＲ１）１５４はＬチヤン
ネル信号およびＲチヤンネル信号を格納し、同信号をＤ
ＳＰ４内の出力端子ＯＵＴ１を介してＤ／Ａ変換器８に
出力する。また、出力レジスタ（ＯＲ２）１５５は１チ
ヤンネル信号および２チヤンネル信号を格納し、同信号
をＤＳＰ４内の出力端子ＯＵＴ２を介してＤ／Ａ変換器
９に出力する。
【００３８】次に、本発明のマルチエフェクト付加の動
作原理を本実施例を用いて説明する。図３は、ＣＰＵ１
によって実行されるマルチエフェクト付加動作のプログ
ラムルーチンを示すフローチャートである。図３におい
て、まずステップＳ１０１でスイッチ部５の走査を行
い、外部の演奏者（例えば、電子楽器の演奏者）によっ
てマルチエフェクト付加のためにスイッチ部５の操作が
行われたか否かの判別のための外部情報を取り込む。次
いで、ステップＳ１０２でスイッチ部５の走査状況に変
化があるか否か、すなわち外部の演奏者によってマルチ
エフェクト付加のためにスイッチ部５が操作されたか否
かを判別し、ＹＥＳのときはステップＳ１０３でスイッ
チ部５の状態をＣＰＵ１内のレジスタ（Ｒ）（図示略）
にストアする。一方、走査状況に変化がなければ（すな
わち、スイッチ部５の操作が行われなければ）、ステッ
プＳ１０１に戻って待機する。
【００３９】次いで、ステップＳ１０４でレジスタ
（Ｒ）にストアされたスイッチ部５の状態からレジスタ
（Ｒ）の内容がエフェクト付加処理（Ａ）に対応する値
Ａに等しいか否かを判別する。エフェクト付加処理
（Ａ）は、複数のチヤンネル信号に対して複数の（本実
施例では２つの）エフェクト処理（１）、（２）を所定
の形態で組み合わせた場合のある一例を示すものであ
る。
【００４０】ステップＳ１０４でＹＥＳのときには、ス
イッチ部５の操作状態からエフェクト付加処理（Ａ）の
実行が要請されていると判断し、ステップＳ１０５でＣ
ＰＵ１からＤＳＰ４に対してミックス処理（１Ａ）〜
（３Ａ）、エフェクト処理（１）、（２）の各プログラ
ムを転送するとともに、係数メモリ（Ａ）の内容を転送
する。
【００４１】これにより、複数の組み合わせのうちのあ
る１つのエフェクト付加処理（Ａ）を複数チヤンネルの
信号に対して行うための処理がＤＳＰ４において実行さ
れる。
【００４２】一方、レジスタ（Ｒ）にストアされたスイ
ッチ部５の状態からレジスタ（Ｒ）の内容がエフェクト
付加処理（Ａ）に対応する値Ａに等しくないとき（ＮＯ
のときは）には、それ以外のエフェクトの実行が要請さ
れていると判断し、ステップＳ１０６でＤＳＰ４に対し
てミックス処理（１Ｂ）〜（３Ｂ）、エフェクト処理
（１）、（２）の各プログラムを転送するとともに、演
算処理のときに必要な係数として係数メモリ（Ｂ）の内
容を転送する。
【００４３】これにより、複数の組み合わせのうちの他
の１つのエフェクト形態を付加するための処理がＤＳＰ
４において実行される。
【００４４】ここで、エフェクト処理（１）、（２）を
実行するための各アルゴリズム（効果アルゴリズム）
は、その記述が長く、予めＣＰＵ１で制御可能なＲＯＭ
２に格納されている。また、ミックス処理（１Ａ）〜
（３Ａ）およびミックス処理（１Ｂ）〜（３Ｂ）は複数
のチヤンネル信号に対してエフェクト処理（１）、
（２）のアルゴリズムをどのように組み合わせるかを決
定するためのアルゴリズム（組み合せアルゴリズム）で
あり、同様にＲＯＭ２に格納されているが、その記述は
比較的短いものとなっている。
【００４５】そして、例えばステップＳ１０５の処理を
行う場合には、エフェクト処理（１）、（２）のアルゴ
リズムと、これらを複数のチヤンネル信号に対してどの
ように組み合わせるかを決定するためのアルゴリズムで
あるミックス処理（１Ａ）〜（３Ａ）とがＣＰＵ１で１
つのプログラムに作成されてＤＳＰ４に対して転送され
る。
【００４６】このように、本発明では複数のチヤンネル
信号（この例では４つ）に対して複数のエフェクトを実
行できるように、予め各エフェクト処理のアルゴリズム
（効果アルゴリズムに相当）と、このアルゴリズムを種
々の形態で組合せるためのアルゴリズム（組み合せアル
ゴリズムに相当）とが予め記憶されており、外部より複
数のエフェクトのうちの１つの形態を付加するための選
択操作がなされると、その選択操作に対応したエフェク
ト処理のアルゴリズムと、このアルゴリズムを種々の形
態で組合せるためのアルゴリズムとが選択されて１つの
プログラムが作成され、作成されたプログラムがＤＳＰ
４に転送される。そして、ＤＳＰ４において複数の組み
合わせ形態のうちの１つのエフェクト形態を付加するた
めの処理が実行される。
【００４７】この場合、あらゆる組み合わせのエフェク
ト形態を全てプログラムの形で予めメモリ（ＲＯＭ２）
に記憶しておき、各エフェクト処理の組合せを変えるた
めのアルゴリズムを切換えられる数だけ持ってＤＳＰ４
に転送するプログラムを変更するという必要（記憶容量
が増大する欠点を招く）はなく、予め記憶しておく対象
は、各エフェクト処理のアルゴリズムと、このアルゴリ
ズムを種々の形態で組合せるためのアルゴリズムのみで
よい。
【００４８】そして、その後は外部からの選択操作があ
った時点でエフェクト処理のアルゴリズムと、このアル
ゴリズムを種々の形態で組合せるためのアルゴリズムと
を選択して１つのプログラムに作成して転送するのみで
よい。
【００４９】したがって、あらゆる組み合わせのエフェ
クト形態を全てプログラムの形で予め記憶しておく必要
がないから、記憶容量を格段と低減することができる。
特に、各エフェクト処理のアルゴリズムは記述が長いの
で、このアルゴリズムをあらゆる組み合わせのエフェク
ト形態に対応できるような形で記憶する必要がないこと
が、記憶容量を少なくできる最も大きな要因となる。
【００５０】また、複数のエフェクタをハード的に接続
して構成しているのではないから、複数のエフェクトを
付与する場合であっても、演奏中に複数のエフェクタに
対する接続方法を変えるという煩わしい操作をする必要
がなく、マルチエフェクトを付加するという性能を極め
て簡単なスイッチ操作で十分に発揮させることができ
る。
【００５１】さらに、演奏中に切換スイッチ等でエフェ
クタの接続を切換えるという処理は必要なく、そのため
の配線が複雑になるという欠点もない。
【００５２】このように、本発明は、接続配線の変更や
大容量のメモリを必要とせずに、入力音響信号に付与さ
れるエフェクトの組合せを変更することができる。
【００５３】図４および図５は、ＤＳＰ４におけるマル
チエフェクト付加処理のある形態の一例を疑似的にハー
ド回路で示した図である。同図において用いられるＤＳ
Ｐ４の係数メモリ（Ｐ）１０３およびワークメモリ（Ｗ
Ｅ）１０４の各内容は後述の図１５、１６に示される。
【００５４】まず、図４は４つの入力音響信号、すなわ
ちＬチヤンネル信号、Ｅチヤンネル信号、Ｔチヤンネル
信号およびＲチヤンネル信号に対してマルチエフェクト
としてエフェクト付加処理（Ａ）を付加する第１の形態
を示している。
【００５５】図４において、Ｅチヤンネル信号はミック
ス（ＭＩＸ）処理（１Ａ）２０１によって２系統に分け
られてエフェクト（１）処理２０２に入力される。エフ
ェクト（１）処理２０２は、例えばリバーブという音響
効果を付加するものである。エフェクト（１）処理２０
２では、ミックス処理（１Ａ）２０１を経たＥチヤンネ
ル信号に対してリバーブが付加されてミックス処理（２
Ａ）２０３に出力される。
【００５６】なお、リバーブを付加するエフェクト
（１）処理２０２の内容は既に良く知られており、詳し
いハード回路は省略する。
【００５７】ミックス処理（２Ａ）２０３では、リバー
ブの付加された２系統のＥチヤンネル信号に対して所定
の割合でＴチヤンネル信号がそれぞれミックスされて、
エフェクト（２）処理２０４に出力される。すなわち、
リバーブの付加された一方の系統のＥチヤンネル信号は
乗算器２０５に導かれ、図１６に示すエフェクタ（１）
出力乗算係数Ｐ（ＥＦ１）と乗算されて加算器２０６に
送られる。
【００５８】また、リバーブの付加された他方の系統の
Ｅチヤンネル信号は乗算器２０７に導かれ、同じくエフ
ェクタ（１）出力乗算係数Ｐ（ＥＦ１）と乗算されて加
算器２０８に送られる。
【００５９】一方、Ｔチヤンネル信号は乗算器２０９に
導かれ、Ｔチヤンネル乗算係数Ｐ（Ｔ）と乗算されて加
算器２０６、２０８に送られる。加算器２０６では、乗
算器２０５によってエフェクタ（１）出力乗算係数Ｐ
（ＥＦ１）で決定される割合に調整されたリバーブの付
加された一方の系統のＥチヤンネル信号と、乗算器２０
９によってＴチヤンネル乗算係数Ｐ（Ｔ）で決定される
割合に調整されたＴチヤンネル信号とが加算されてエフ
ェクト（２）処理２０４に出力される。
【００６０】また、加算器２０８では、乗算器２０７に
よってエフェクタ（１）出力乗算係数Ｐ（ＥＦ１）で決
定される割合に調整されたリバーブの付加された他方の
系統のＥチヤンネル信号と、乗算器２０９によってＴチ
ヤンネル乗算係数Ｐ（Ｔ）で決定される割合に調整され
たＴチヤンネル信号とが加算されてエフェクト（２）処
理２０４に出力される。
【００６１】したがって、リバーブ効果の付加された２
系統のＥチヤンネル信号とＴチヤンネル信号とが所定の
割合でミックスされることになる。
【００６２】エフェクト（２）処理２０４、例えばコー
ラスという音響効果を付加するものである。エフェクト
（２）処理２０４では、ミックス処理（２Ａ）２０３を
経た２系統のチヤンネル信号に対してコーラス効果が付
加されてミックス処理（３Ａ）２１０に出力される。
【００６３】なお、コーラス効果を付加するエフェクト
（２）処理２０４の内容は既に良く知られており、詳し
いハード回路は省略する。
【００６４】ミックス処理（３Ａ）２１０では、コーラ
ス効果の付加された２系統のチヤンネル信号に対して所
定の割合でＬチヤンネル信号およびＲチヤンネル信号が
それぞれミックスされ、１チヤンネル信号、Ｌチヤンネ
ル信号、Ｒチヤンネル信号および２チヤンネル信号の４
つに分けられてＤＳＰ４の外部に出力される。
【００６５】すなわち、コーラス効果の付加されたエフ
ェクト（２）処理２０４の一方の系統の出力信号は乗算
器２１１に導かれ、エフェクタ（２）出力乗算係数Ｐ
（ＦＬ）と乗算されて加算器２１２に送られる。また、
コーラス効果の付加されたエフェクト（２）処理２０４
の他方の系統の出力信号は乗算器２１３に導かれ、同じ
くエフェクタ（２）出力乗算係数Ｐ（ＦＲ）と乗算され
て加算器２１４に送られる。
【００６６】一方、Ｌチヤンネル信号はミックス処理
（３Ａ）２１０内で乗算器２１５に導かれ、Ｌチヤンネ
ル乗算係数Ｐ（ＰＬ１）と乗算されて加算器２１２に送
られる。また、同時にＬチヤンネル信号は乗算器２１６
に導かれ、Ｌチヤンネル乗算係数Ｐ（Ｌ１）と乗算さ
れ、１チヤンネル信号としてＤＳＰ４の外部に出力され
る。
【００６７】加算器２１２では、乗算器２１１と乗算器
２１５の各出力が加算され、すなわち乗算器２１１によ
ってエフェクタ（２）出力乗算係数Ｐ（ＦＬ）で決定さ
れる割合に調整されたコーラス効果の付加されたエフェ
クト（２）処理２０４の一方の系統の出力信号と、乗算
器２１５によってＬチヤンネル乗算係数Ｐ（ＰＬ１）で
決定される割合に調整されたＬチヤンネル信号とが加算
され、Ｌチヤンネル信号としてＤＳＰ４の外部に出力さ
れる。
【００６８】同様に、Ｒチヤンネル信号はミックス処理
（３Ａ）２１０内で乗算器２１７に導かれ、Ｒチヤンネ
ル乗算係数Ｐ（ＲＰ１）と乗算されて加算器２１４に送
られる。また、同時にＲチヤンネル信号は乗算器２１８
に導かれ、Ｒチヤンネル乗算係数Ｐ（Ｒ１）と乗算さ
れ、２チヤンネル信号としてＤＳＰ４の外部に出力され
る。
【００６９】加算器２１４では、乗算器２１３と乗算器
２１７の各出力が加算され、すなわち乗算器２１３によ
ってエフェクタ（２）出力乗算係数Ｐ（ＦＲ）で決定さ
れる割合に調整されたコーラス効果の付加されたエフェ
クト（２）処理２０４の他方の系統の出力信号と、乗算
器２１７によってＲチヤンネル乗算係数Ｐ（ＲＲ１）で
決定される割合に調整されたＲチヤンネル信号とが加算
され、Ｒチヤンネル信号としてＤＳＰ４の外部に出力さ
れる。
【００７０】以上の処理によってＥチヤンネル信号に対
してリバーブ効果が付加された後、Ｔチヤンネル信号と
混合され、さらに混合後の信号に対してコーラス効果が
付加され、その後、Ｌチヤンネル信号およびＲチヤンネ
ル信号と混合されて出力され、最終的に再び４系統（Ｌ
チヤンネル信号、Ｒチヤンネル信号、１チヤンネル信号
および２チヤンネル信号）に分けて出力される。
【００７１】次に、図５は４つの入力音響信号、すなわ
ちＬチヤンネル信号、Ｅチヤンネル信号、Ｔチヤンネル
信号およびＲチヤンネル信号に対してマルチエフェクト
としてエフェクト付加処理（Ａ）とは別のエフェクト付
加処理（Ｂ）を付加する第２の形態を示している。
【００７２】図５において、Ｌチヤンネル信号およびＲ
チヤンネル信号の２系統はミックス（ＭＩＸ）処理（１
Ｂ）３０１によってミックス（これは混合ではなくて各
系統を集めるという形態）されて共に図４と同様のエフ
ェクト（１）処理２０２に入力される。エフェクト
（１）処理２０２では、ミックス処理（１Ｂ）３０１を
経たＬチヤンネル信号およびＲチヤンネル信号に対して
リバーブ効果が付加されてミックス処理（３Ｂ）３０３
に出力される。
【００７３】また、他方のＥチヤンネル信号およびＴチ
ヤンネル信号の２系統はミックス（ＭＩＸ）処理（２
Ｂ）３０４によってミックス（これも混合ではなくて各
系統を集めるという形態）されて共に図４と同様のエフ
ェクト（２）処理２０４に入力される。エフェクト
（２）処理２０４では、ミックス処理（２Ｂ）３０４を
経たＥチヤンネル信号およびＴチヤンネル信号に対して
コーラス効果が付加されてミックス処理（３Ｂ）３０３
に出力される。
【００７４】ミックス処理（３Ｂ）３０３では、リバー
ブ効果の付加された２系統のＬチヤンネル信号およびＲ
チヤンネル信号に対して所定の割合でリバーブ効果の付
加されていない元のＬチヤンネル信号およびＲチヤンネ
ル信号がそれぞれミックスされて、再びＬチヤンネル信
号およびＲチヤンネル信号としてＤＳＰ４の外部に出力
される。
【００７５】また、コーラス効果の付加された２系統の
Ｅチヤンネル信号およびＴチヤンネル信号に対して所定
の割合でコーラス効果の付加されていない元のＥチヤン
ネル信号およびＴチヤンネル信号がそれぞれミックスさ
れて、再びＥチヤンネル信号およびＴチヤンネル信号と
してＤＳＰ４の外部に出力される。
【００７６】すなわち、リバーブ効果の付加されたＬチ
ヤンネル信号は乗算器３０５に導かれ、図１６に示すエ
フェクタ（１）出力乗算係数Ｐ（ＥＬ）と乗算されて加
算器３０６に送られる。また、リバーブ効果の付加され
たＲチヤンネル信号は乗算器３０７に導かれ、同じくエ
フェクタ（１）出力乗算係数Ｐ（ＥＲ）と乗算されて加
算器３０８に送られる。
【００７７】一方、Ｌチヤンネル信号は直接に乗算器３
０９に導かれ、Ｌチヤンネル乗算係数Ｐ（ＬＬ２）と乗
算されて加算器３０６に送られる。加算器３０６では、
乗算器３０５によってエフェクタ（１）出力乗算係数Ｐ
（ＥＬ）で決定される割合に調整されたリバーブの付加
されたＬチヤンネル信号と、乗算器３０９によってＬチ
ヤンネル乗算係数Ｐ（ＬＬ２）で決定される割合に調整
されたＬチヤンネル信号とが加算されて再びＬチヤンネ
ル信号としてＤＳＰ４の外部に出力される。
【００７８】また、Ｒチヤンネル信号は直接に乗算器３
１０に導かれ、Ｒチヤンネル乗算係数Ｐ（ＲＲ２）と乗
算されて加算器３０８に送られる。加算器３０８では、
乗算器３０７によってエフェクタ（１）出力乗算係数Ｐ
（ＥＲ）で決定される割合に調整されたリバーブの付加
されたＲチヤンネル信号と、乗算器３１０によってＲチ
ヤンネル乗算係数Ｐ（ＲＲ２）で決定される割合に調整
されたＲチヤンネル信号とが加算されて再びＲチヤンネ
ル信号としてＤＳＰ４の外部に出力される。
【００７９】したがって、リバーブ効果の付加された２
系統のＬチヤンネル信号およびＲチヤンネル信号に対し
て所定の割合でリバーブ効果の付加されていない元のＬ
チヤンネル信号およびＲチヤンネル信号がそれぞれミッ
クスされて、再びＬチヤンネル信号およびＲチヤンネル
信号としてＤＳＰ４の外部に出力されることになる。
【００８０】同様に、コーラス効果の付加されたＥチヤ
ンネル信号は乗算器３１１に導かれ、図１６に示すエフ
ェクタ（２）出力乗算係数Ｐ（Ｆ１）と乗算されて加算
器３１２に送られる。また、コーラス効果の付加された
Ｔチヤンネル信号は乗算器３１３に導かれ、同じくエフ
ェクタ（２）出力乗算係数Ｐ（Ｆ２）と乗算されて加算
器３１４に送られる。
【００８１】一方、Ｅチヤンネル信号は直接に乗算器３
１５に導かれ、Ｅチヤンネル乗算係数Ｐ（Ｅ１）と乗算
されて加算器３１２に送られる。加算器３１２では、乗
算器３１１によってエフェクタ（２）出力乗算係数Ｐ
（Ｆ１）で決定される割合に調整されたリバーブの付加
されたＥチヤンネル信号と、乗算器３１５によってＥチ
ヤンネル乗算係数Ｐ（Ｅ１）で決定される割合に調整さ
れたＥチヤンネル信号とが加算されて１チヤンネル信号
としてＤＳＰ４の外部に出力される。
【００８２】また、Ｔチヤンネル信号は直接に乗算器３
１６に導かれ、Ｔチヤンネル乗算係数Ｐ（Ｔ２）と乗算
されて加算器３１４に送られる。加算器３１４では、乗
算器３１３によってエフェクタ（２）出力乗算係数Ｐ
（Ｆ２）で決定される割合に調整されたリバーブの付加
されたＴチヤンネル信号と、乗算器３１６によってＴチ
ヤンネル乗算係数Ｐ（Ｔ２）で決定される割合に調整さ
れたＴチヤンネル信号とが加算されて２チヤンネル信号
としてＤＳＰ４の外部に出力される。
【００８３】したがって、コーラス効果の付加された２
系統のＥチヤンネル信号およびＴチヤンネル信号に対し
て所定の割合でリバーブ効果の付加されていない元のＥ
チヤンネル信号およびＴチヤンネル信号がそれぞれミッ
クスされて、再びＥチヤンネル信号およびＴチヤンネル
信号としてＤＳＰ４の外部に出力されることになる。以
上の処理によってＬチヤンネル信号およびＲチヤンネル
信号に対してリバーブ効果が付加された後、リバーブ効
果の付加されていない元のＬチヤンネル信号およびＲチ
ヤンネル信号そのものとそれぞれ再び混合されて出力さ
れるとともに、さらに、同様にＥチヤンネル信号および
Ｔチヤンネル信号に対してコーラス効果が付加された
後、コーラス効果の付加されていない元のＥチヤンネル
信号およびＴチヤンネル信号そのものとそれぞれ再び混
合されて出力され、最終的に再び４系統（Ｌチヤンネル
信号、Ｒチヤンネル信号、１チヤンネル信号および２チ
ヤンネル信号）に分けて出力される。
【００８４】次に、図４、５で示される構成のＤＳＰ１
２の具体的な動作について、図６〜図１４の動作フロー
チャートに基づき説明する。
【００８５】なお、これらの動作は、エフェクト処理の
アルゴリズムと、このアルゴリズムを図４、５の形態で
組合せるためのアルゴリズムとがＣＰＵ１により選択さ
れて１つのプログラムに作成された後、ＤＳＰ４に転送
された場合に、この転送プログラムをＤＳＰ４がプログ
ラムメモリ１０１に記憶しておいて順次マイクロプログ
ラムとして取り出して実行する処理として実現される。
【００８６】また、係数メモリ（Ｐ）１０３に格納され
ている係数（定数）または変数、あるいはワークメモリ
（Ｗ）１０４内に一時的に格納されるデータについての
メモリ上でのアドレスと名称および内容は、図１５、１
６に示される通りである。
【００８７】図６は、マルチエフェクト処理のメインフ
ローであり、このフローは前述したエフェクト付加処理
（Ａ）およびエフェクト付加処理（Ｂ）を両方とも説明
するために、これらの各形態を実現するような流れで示
している。
【００８８】図６において、まずステップＳ２０１で楽
音信号をＤＳＰ４内に取り込むための入力処理を行う。
この入力処理により、４つの入力楽音信号が各チャンネ
ルに分けてＤＳＰ４内に取り込まれる。
【００８９】次いで、ステップＳ２０２でミックス処理
（１）を行う。このミックス処理（１）は４つの複数チ
ヤンネル信号をどのようにミックスしてエフェクト付加
を行うかを表すもので、具体的にはミックス処理（１
Ａ）２０１又はミックス処理（１Ｂ）３０１が行われ
る。
【００９０】次いで、ステップＳ２０３でエフェクト処
理（１）を行う。このエフェクト処理（１）により４つ
の複数チヤンネル信号のミックス態様に対応してリバー
ブ効果の付加が実行される。
【００９１】次いで、ステップＳ２０４でミックス処理
（２）を行う。このミックス処理（２）は４つの複数チ
ヤンネル信号をどのようにミックスしてエフェクト付加
を行うかを表すもので、具体的にはミックス処理（２
Ａ）２０３又はミックス処理（２Ｂ）３０４が行われ
る。
【００９２】次いで、ステップＳ２０５でエフェクト処
理（２）を行う。このエフェクト処理（１）により４つ
の複数チヤンネル信号のミックス態様に対応してコーラ
ス効果の付加が実行される。
【００９３】次いで、ステップＳ２０６でミックス処理
（３）を行う。具体的には、ミックス処理（３Ａ）２１
０又はミックス処理（３Ｂ）３０３が行われる。
【００９４】そして、最後にステップＳ２０７でマルチ
エフェクト処理を行った楽音信号をＤＳＰ４から外部に
取り出すための出力処理を行う。この出力処理により、
マルチエフェクト処理の行われた４つの出力楽音信号が
各チャンネルに分けてＤＳＰ４から取り出される。以上
の各処理の詳細は、図７以降の各図に示され、次に詳細
な処理内容を説明する。
【００９５】図７は入力処理（ステップＳ２０１）の詳
細を示すものである。図７において、まずステップＳ３
０１で入力レジスタ（ＰＩ１）１２１に取り込まれた楽
音信号をＬチャンネル入力データＷ（ＩＮＬ）としてワ
ークメモリ（Ｗ）１０４に格納する。次いで、ステップ
Ｓ３０２で入力レジスタ（ＰＩ２）１２２に取り込まれ
た楽音信号をＲチャンネル入力データＷ（ＩＮＲ）とし
てワークメモリ（Ｗ）１０４に格納する。
【００９６】同様に、ステップＳ３０３で入力レジスタ
（ＰＩ１）１２１に取り込まれた楽音信号をＴチャンネ
ル入力データＷ（ＩＮＴ）としてワークメモリ（Ｗ）１
０４に格納し、ステップＳ３０４で入力レジスタ（ＰＩ
２）１２２に取り込まれた楽音信号をＥチャンネル入力
データＷ（ＩＮＥ）としてワークメモリ（Ｗ）１０４に
格納する。このようにして、各チャンネルの入力データ
がワークメモリ（Ｗ）１０４の該当するアドレスに格納
される。
【００９７】図８〜図１０はミックス処理（１Ａ）、
（２Ａ）、（３Ａ）の詳細を示すものであり、そのうち
図８はミックス処理（１Ａ）を示している。
【００９８】図８において、まずステップＳ４０１でワ
ークメモリ（Ｗ）１０４からＥチャンネル入力データＷ
（ＩＮＥ）を読み出しレジスタ（Ａ０）１４３に格納す
る。次いで、ステップＳ４０２でレジスタ（Ａ０）１４
３に格納した入力データＷ（ＩＮＥ）をゲート１４８お
よび加減算器１４６を順次介してレジスタ（ＡＲ）１５
１に移す。
【００９９】その後、ステップＳ４０２でレジスタ（Ａ
Ｒ）１５１に移した入力データＷ（ＩＮＥ）をクリッパ
回路１５２を通してレジスタ（ＳＲ）１５３に格納する
とともに、さらにレジスタ（Ａ０）１４３に格納した同
入力データＷ（ＩＮＥ）をゲート１４８および加減算器
１４６を順次介してもう一度レジスタ（ＡＲ）１５１に
移す。
【０１００】次いで、ステップＳ４０３でレジスタ（Ａ
Ｒ）１５１に移したもう１つの入力データＷ（ＩＮＥ）
をクリッパ回路１５２を通してレジスタ（ＳＲ）１５３
に格納し、その後、レジスタ（ＳＲ）１５３に格納した
先のデータＳＲ（すなわち、最初の入力データＷ（ＩＮ
Ｅ））を内部バス１２３を介してエフェクタ（１）入力
チヤンネルデータＷ（ＥＩ１）としてワークメモリ
（Ｗ）１０４の該当するアドレスに格納する。
【０１０１】同様に、同じステップＳ４０３でレジスタ
（ＡＲ）１５１に移した後の（もう１つの）入力データ
Ｗ（ＩＮＥ）をクリッパ回路１５２を通してレジスタ
（ＳＲ）１５３に格納する。次いで、ステップＳ４０４
でレジスタ（ＳＲ）１５３に格納した後のデータＳＲ
（すなわち、後の入力データＷ（ＩＮＥ））を内部バス
１２３を介してエフェクタ（１）入力チヤンネルデータ
Ｗ（ＥＩ１）としてワークメモリ（Ｗ）１０４の該当す
るアドレスに格納する。
【０１０２】これにより、図４のミックス処理（１Ａ）
２０１と等価な機能が実現される。図９はミックス処理
（２Ａ）の詳細を示すものである。図９において、まず
ステップＳ５０１で係数メモリ（Ｐ）１０３からエフェ
クタ（１）出力乗算係数Ｐ（ＥＦ１）を読み出してレジ
スタ（Ｍ０）１４１に格納するとともに、ワークメモリ
（Ｗ）１０４からエフェクタ（１）出力チヤンネルデー
タＷ（ＥＯ１）を読み出してレジスタ（Ｍ１）１４２に
格納する。
【０１０３】次いで、ステップＳ５０２でレジスタ（Ｍ
０）１４１にセットしたエフェクタ（１）出力乗算係数
Ｐ（ＥＦ１）を乗算器１４５に供給するとともに、レジ
スタ（Ｍ１）１４２にセットしたエフェクタ（１）出力
チヤンネルデータＷ（ＥＯ１）をゲート１４７を介して
乗算器１４５に供給する。そして、両者を乗算器１４５
において乗算し、その演算結果をレジスタ（ＭＲ）１５
０に格納する。これにより、図４の乗算器２０５の機能
と等価な処理が実現される。
【０１０４】また、同じステップＳ５０２で係数メモリ
（Ｐ）１０３からＴチヤンネル乗算係数Ｐ（Ｔ）を読み
出してレジスタ（Ｍ０）１４１に格納するとともに、ワ
ークメモリ（Ｗ）１０４からＴチヤンネル入力データＷ
（ＩＮＴ）を読み出してレジスタ（Ｍ１）１４２に格納
する。
【０１０５】次いで、ステップＳ５０３でレジスタ（Ｍ
Ｒ）１５０に格納した乗算器１４５の演算結果をゲート
１４８および加減算器１４６を順次スルーしてレジスタ
（ＡＲ）１５１に移すとともに、先のステップＳ５０２
でレジスタ（Ｍ０）１４１にセットしたＴチヤンネル乗
算係数Ｐ（Ｔ）を乗算器１４５に供給するとともに、レ
ジスタ（Ｍ１）１４２にセットしたＴチヤンネル入力デ
ータＷ（ＩＮＴ）をゲート１４７を介して乗算器１４５
に供給する。そして、両者を乗算器１４５において乗算
し、その演算結果をレジスタ（ＭＲ）１５０に格納す
る。これにより、図４の乗算器２０９の機能と等価な処
理が実現される。
【０１０６】ステップＳ５０４では、レジスタ（ＡＲ）
１５１に移した乗算器１４５の演算結果をゲート１４９
を介して加減算器１４６の一方の入力端子に供給すると
ともに、レジスタ（ＭＲ）１５０に格納したステップＳ
５０３の演算結果（すなわち、Ｔチヤンネル乗算係数Ｐ
（Ｔ）とＴチヤンネル入力データＷ（ＩＮＴ）の演算結
果）をゲート１４８を介して加減算器１４６の他方の入
力端子に供給し、両者を加減算器１４６で加算してその
結果をレジスタ（ＡＲ）１５１に格納する。これによ
り、図４の加算器２０６の機能と等価な処理が実現され
る。
【０１０７】また、同じステップＳ５０４でもう一度ス
テップＳ５０３の一部と同様の処理、すなわち、レジス
タ（Ｍ０）１４１にセットしたＴチヤンネル乗算係数Ｐ
（Ｔ）を乗算器１４５に供給するとともに、レジスタ
（Ｍ１）１４２にセットしたＴチヤンネル入力データＷ
（ＩＮＴ）をゲート１４７を介して乗算器１４５に供給
した後、両者を乗算器１４５において乗算し、その演算
結果をレジスタ（ＭＲ）１５０に格納するという処理を
行う。
【０１０８】さらに、同じステップＳ５０４で係数メモ
リ（Ｐ）１０３からエフェクタ（１）出力乗算係数Ｐ
（ＥＦ１）を読み出してレジスタ（Ｍ０）１４１に格納
するとともに、ワークメモリ（Ｗ）１０４からエフェク
タ（１）出力チヤンネルデータＷ（ＥＯ２）を読み出し
てレジスタ（Ｍ１）１４２に格納する。
【０１０９】次いで、ステップＳ５０５でレジスタ（Ａ
Ｒ）１５１に格納した加減算器１４６の演算結果をクリ
ッパ回路１５２を通してレジスタ（ＳＲ）１５３に格納
するとともに、レジスタ（ＭＲ）１５０に格納したステ
ップＳ５０４の演算結果（すなわち、Ｔチヤンネル乗算
係数Ｐ（Ｔ）とＴチヤンネル入力データＷ（ＩＮＴ）の
演算結果）をゲート１４８および加減算器１４６を順次
スルーしてレジスタ（ＡＲ）１５１に移す。
【０１１０】また、先のステップＳ５０４でレジスタ
（Ｍ０）１４１にセットしたエフェクタ（１）出力乗算
係数Ｐ（ＥＦ１）を乗算器１４５に供給するとともに、
レジスタ（Ｍ１）１４２にセットしたエフェクタ（１）
出力チヤンネルデータＷ（ＥＯ２）をゲート１４７を介
して乗算器１４５に供給する。そして、両者を乗算器１
４５において乗算し、その演算結果をレジスタ（ＭＲ）
１５０に格納する。これにより、図４の乗算器２０７の
機能と等価な処理が実現される。
【０１１１】次いで、ステップＳ５０６でレジスタ（Ｓ
Ｒ）１５３に格納したデータを内部バス１２３を介して
エフェクタ（２）入力チヤンネルデータ（１）Ｗ（ＥＩ
１）としてワークメモリ（Ｗ）１０４の該当するアドレ
スに格納する。
【０１１２】また、同じステップＳ５０６でレジスタ
（ＭＲ）１５０に格納したステップＳ５０５の演算結果
（すなわち、エフェクタ（１）出力乗算係数Ｐ（ＥＦ
１）とエフェクタ（１）出力チヤンネルデータＷ（ＥＯ
２）の演算結果）をゲート１４８を介して加減算器１４
６の一方の入力端子に供給するとともに、レジスタ（Ａ
Ｒ）１５１に移した乗算器１４５の演算結果（すなわ
ち、Ｔチヤンネル乗算係数Ｐ（Ｔ）とＴチヤンネル入力
データＷ（ＩＮＴ）の演算結果）をゲート１４９を介し
て加減算器１４６の他方の入力端子に供給し、両者を加
減算器１４６で加算してその結果をレジスタ（ＡＲ）１
５１に格納する。これにより、図４の加算器２０８の機
能と等価な処理が実現される。
【０１１３】続いて、ステップＳ５０７でレジスタ（Ａ
Ｒ）１５１に格納した加減算器１４６の演算結果をクリ
ッパ回路１５２を通してレジスタ（ＳＲ）１５３に格納
するとともに、ステップＳ５０８でレジスタ（ＳＲ）１
５３に格納したデータを内部バス１２３を介してエフェ
クタ（２）入力チヤンネルデータ（２）Ｗ（ＦＩ２）と
してワークメモリ（Ｗ）１０４の該当するアドレスに格
納する。
【０１１４】これにより、図４のミックス処理（２Ａ）
２０３と等価な機能が実現される。図１０はミックス処
理（３Ａ）の詳細を示すものである。図１０において、
まずステップＳ６０１で係数メモリ（Ｐ）１０３からＬ
チヤンネル乗算係数Ｐ（ＰＬ１）を読み出してレジスタ
（Ｍ０）１４１に格納するとともに、ワークメモリ
（Ｗ）１０４からＬチヤンネル入力データＷ（ＩＮＬ）
を読み出してレジスタ（Ｍ１）１４２に格納する。
【０１１５】次いで、ステップＳ６０２でレジスタ（Ｍ
０）１４１にセットしたＬチヤンネル乗算係数Ｐ（ＰＬ
１）を乗算器１４５に供給するとともに、レジスタ（Ｍ
１）１４２にセットしたＬチヤンネル入力データＷ（Ｉ
ＮＬ）をゲート１４７を介して乗算器１４５に供給す
る。そして、両者を乗算器１４５において乗算し、その
演算結果をレジスタ（ＭＲ）１５０に格納する。これに
より、図４の乗算器２１６の機能と等価な処理が実現さ
れる。
【０１１６】また、同じステップＳ６０２で係数メモリ
（Ｐ）１０３からＬチヤンネル乗算係数Ｐ（ＰＬＬ１）
を読み出してレジスタ（Ｍ０）１４１に格納する。
【０１１７】次いで、ステップＳ６０３でレジスタ（Ｍ
Ｒ）１５０に格納した乗算器１４５の演算結果をゲート
１４８および加減算器１４６を順次スルーしてレジスタ
（ＡＲ）１５１に移す。
【０１１８】同じくステップＳ６０３でレジスタ（Ｍ
０）１４１にセットしたＬチヤンネル乗算係数Ｐ（ＰＬ
Ｌ１）を乗算器１４５に供給するとともに、レジスタ
（Ｍ１）１４２にセットしたＬチヤンネル入力データＷ
（ＩＮＬ）をゲート１４７を介して乗算器１４５に供給
する。そして、両者を乗算器１４５において乗算し、そ
の演算結果をレジスタ（ＭＲ）１５０に格納する。これ
により、図４の乗算器２１５の機能と等価な処理が実現
される。
【０１１９】また、同じステップＳ６０３で係数メモリ
（Ｐ）１０３からエフェクタ（２）出力乗算係数Ｐ（Ｆ
Ｌ）を読み出してレジスタ（Ｍ０）１４１に格納すると
ともに、ワークメモリ（Ｗ）１０４からエフェクタ
（１）出力チヤンネルデータ（１）Ｗ（ＦＯ１）を読み
出してレジスタ（Ｍ１）１４２に格納する。
【０１２０】ステップＳ６０４では、レジスタ（ＡＲ）
１５１に格納した乗算器１４５の演算結果をクリッパ回
路１５２を通してレジスタ（ＳＲ）１５３に格納する。
なお、レジスタ（ＳＲ）１５３に格納したこのデータ
は、次のステップＳ６０５において内部バス１２３を介
して１チヤンネル出力データＷ（ＯＴ１）としてワーク
メモリ（Ｗ）１０４の該当するアドレスに格納すること
になり、さらにその後、ワークメモリ（Ｗ）１０４に格
納されたデータは後述の出力処理によって外部に取り出
されることになる。これにより、図４の乗算器２１６か
ら出力を取り出す機能と等価な処理が実現される。
【０１２１】同じくステップＳ６０４では、レジスタ
（ＭＲ）１５０に格納した乗算器１４５の演算結果（す
なわち、Ｌチヤンネル乗算係数Ｐ（ＰＬＬ１）とＬチヤ
ンネル入力データＷ（ＩＮＬ）の乗算結果）をゲート１
４８および加減算器１４６を順次スルーしてレジスタ
（ＡＲ）１５１に移す。
【０１２２】また、レジスタ（Ｍ０）１４１にセットし
たエフェクタ（２）出力乗算係数Ｐ（ＦＬ）を乗算器１
４５に供給するとともに、レジスタ（Ｍ１）１４２にセ
ットしたエフェクタ（１）出力チヤンネルデータ（１）
Ｗ（ＦＯ１）をゲート１４７を介して乗算器１４５に供
給する。そして、両者を乗算器１４５において乗算し、
その演算結果をレジスタ（ＭＲ）１５０に格納する。こ
れにより、図４の乗算器２１１の機能と等価な処理が実
現される。
【０１２３】さらに、同じステップＳ６０４で係数メモ
リ（Ｐ）１０３からＲチヤンネル乗算係数Ｐ（Ｒ１）を
読み出してレジスタ（Ｍ０）１４１に格納するととも
に、ワークメモリ（Ｗ）１０４からＲチヤンネル入力デ
ータＷ（ＩＮＲ）を読み出してレジスタ（Ｍ１）１４２
に格納する。
【０１２４】次いで、ステップＳ６０５に移り、まず前
述したようにレジスタ（ＳＲ）１５３に格納したデータ
を内部バス１２３を介して１チヤンネル出力データＷ
（ＯＴ１）としてワークメモリ（Ｗ）１０４の該当する
アドレスに格納する。
【０１２５】その後、レジスタ（ＭＲ）１５０に格納し
たステップＳ６０４の演算結果（すなわち、エフェクタ
（２）出力乗算係数Ｐ（ＦＬ）とエフェクタ（１）出力
チヤンネルデータ（１）Ｗ（ＦＯ１）の演算結果）をゲ
ート１４８を介して加減算器１４６の一方の入力端子に
供給するとともに、レジスタ（ＡＲ）１５１に移した乗
算器１４５の演算結果（すなわち、Ｌチヤンネル乗算係
数Ｐ（ＰＬＬ１）とＬチヤンネル入力データＷ（ＩＮ
Ｌ）の演算結果）をゲート１４９を介して加減算器１４
６の他方の入力端子に供給し、両者を加減算器１４６で
加算してその結果をレジスタ（ＡＲ）１５１に格納す
る。これにより、図４の加算器２１２の機能と等価な処
理が実現される。
【０１２６】また、レジスタ（Ｍ０）１４１にセットし
たＲチヤンネル乗算係数Ｐ（Ｒ１）を乗算器１４５に供
給するとともに、レジスタ（Ｍ１）１４２にセットした
Ｒチヤンネル入力データＷ（ＩＮＲ）をゲート１４７を
介して乗算器１４５に供給する。そして、両者を乗算器
１４５において乗算し、その演算結果をレジスタ（Ｍ
Ｒ）１５０に格納する。これにより、図４の乗算器２１
８の機能と等価な処理が実現される。
【０１２７】さらに、同じステップＳ６０５で係数メモ
リ（Ｐ）１０３からＲチヤンネル乗算係数Ｐ（ＲＲ１）
を読み出してレジスタ（Ｍ０）１４１に格納する。
【０１２８】ステップＳ６０６では、レジスタ（ＡＲ）
１５１に格納した乗算器１４５の演算結果をクリッパ回
路１５２を通してレジスタ（ＳＲ）１５３に格納する。
なお、レジスタ（ＳＲ）１５３に格納したこのデータ
は、次のステップＳ６０７において内部バス１２３を介
してＬチヤンネル出力データＷ（ＯＴＬ）としてワーク
メモリ（Ｗ）１０４の該当するアドレスに格納すること
になり、さらにその後、ワークメモリ（Ｗ）１０４に格
納されたデータは後述の出力処理によって外部に取り出
されることになる。これにより、図４の乗算器２１２か
ら出力を取り出す機能と等価な処理が実現される。
【０１２９】同じくステップＳ６０６では、レジスタ
（ＭＲ）１５０に格納した乗算器１４５の演算結果（す
なわち、Ｒチヤンネル乗算係数Ｐ（Ｒ１）とＲチヤンネ
ル入力データＷ（ＩＮＲ）の乗算結果）をゲート１４８
および加減算器１４６を順次スルーしてレジスタ（Ａ
Ｒ）１５１に移す。
【０１３０】また、レジスタ（Ｍ０）１４１にセットし
たＲチヤンネル乗算係数Ｐ（ＲＲ１）を乗算器１４５に
供給するとともに、レジスタ（Ｍ１）１４２にセットし
たＲチヤンネル入力データＷ（ＩＮＲ）をゲート１４７
を介して乗算器１４５に供給する。そして、両者を乗算
器１４５において乗算し、その演算結果をレジスタ（Ｍ
Ｒ）１５０に格納する。これにより、図４の乗算器２１
７の機能と等価な処理が実現される。
【０１３１】また、同じステップＳ６０６で係数メモリ
（Ｐ）１０３からエフェクタ（２）出力乗算係数Ｐ（Ｆ
Ｒ）を読み出してレジスタ（Ｍ０）１４１に格納すると
ともに、ワークメモリ（Ｗ）１０４からエフェクタ
（２）出力チヤンネルデータ（２）Ｗ（ＦＯ２）を読み
出してレジスタ（Ｍ１）１４２に格納する。
【０１３２】次いで、ステップＳ６０７に移り、まず前
述したようにレジスタ（ＳＲ）１５３に格納したデータ
を内部バス１２３を介してＬチヤンネル出力データＷ
（ＯＴＬ）としてワークメモリ（Ｗ）１０４の該当する
アドレスに格納する。
【０１３３】その後、レジスタ（ＡＲ）１５１に格納し
た乗算器１４５の演算結果をクリッパ回路１５２を通し
てレジスタ（ＳＲ）１５３に格納する。なお、レジスタ
（ＳＲ）１５３に格納したこのデータは、次のステップ
Ｓ６０８において内部バス１２３を介して２チヤンネル
出力データＷ（ＯＴ２）としてワークメモリ（Ｗ）１０
４の該当するアドレスに格納することになり、さらにそ
の後、ワークメモリ（Ｗ）１０４に格納されたデータは
後述の出力処理によって外部に取り出されることにな
る。これにより、図４の乗算器２１８から出力を取り出
す機能と等価な処理が実現される。
【０１３４】同じくステップＳ６０７では、レジスタ
（ＭＲ）１５０に格納した乗算器１４５の演算結果（す
なわち、Ｒチヤンネル乗算係数Ｐ（ＲＲ１）とＲチヤン
ネル入力データＷ（ＩＮＲ）の乗算結果）をゲート１４
８および加減算器１４６を順次スルーしてレジスタ（Ａ
Ｒ）１５１に移す。
【０１３５】また、レジスタ（Ｍ０）１４１にセットし
たエフェクタ（２）出力乗算係数Ｐ（ＦＲ）を乗算器１
４５に供給するとともに、レジスタ（Ｍ１）１４２にセ
ットしたエフェクタ（２）出力チヤンネルデータ（２）
Ｗ（ＦＯ２）をゲート１４７を介して乗算器１４５に供
給する。そして、両者を乗算器１４５において乗算し、
その演算結果をレジスタ（ＭＲ）１５０に格納する。こ
れにより、図４の乗算器２１３の機能と等価な処理が実
現される。
【０１３６】次いで、ステップＳ６０８に移り、まず前
述したようにレジスタ（ＳＲ）１５３に格納したデータ
を内部バス１２３を介して２チヤンネル出力データＷ
（ＯＴ２）としてワークメモリ（Ｗ）１０４の該当する
アドレスに格納する。
【０１３７】続いて、レジスタ（ＭＲ）１５０に格納し
たステップＳ６０７の演算結果（すなわち、エフェクタ
（２）出力乗算係数Ｐ（ＦＲ）とエフェクタ（２）出力
チヤンネルデータ（２）Ｗ（ＦＯ２）の演算結果）をゲ
ート１４８を介して加減算器１４６の一方の入力端子に
供給するとともに、レジスタ（ＡＲ）１５１に移した乗
算器１４５の演算結果（すなわち、Ｒチヤンネル乗算係
数Ｐ（ＲＲ１）とＲチヤンネル入力データＷ（ＩＮＲ）
の演算結果）をゲート１４９を介して加減算器１４６の
他方の入力端子に供給し、両者を加減算器１４６で加算
してその結果をレジスタ（ＡＲ）１５１に格納する。こ
れにより、図４の加算器２１４の機能と等価な処理が実
現される。
【０１３８】その後、ステップＳ６０９でレジスタ（Ａ
Ｒ）１５１に格納した乗算器１４５の演算結果をクリッ
パ回路１５２を通してレジスタ（ＳＲ）１５３に格納す
る。次いで、ステップＳ６１０でレジスタ（ＳＲ）１５
３に格納したデータを内部バス１２３を介してＲチヤン
ネル出力データＷ（ＯＴＲ）としてワークメモリ（Ｗ）
１０４の該当するアドレスに格納する。
【０１３９】なお、ワークメモリ（Ｗ）１０４に格納さ
れたデータは後述の出力処理によって外部に取り出され
ることになる。これにより、図４の乗算器２１４から出
力を取り出す機能と等価な処理が実現される。以上の処
理により、図４のミックス処理（３Ａ）２１０と等価な
機能が実現される。
【０１４０】次に、図１１〜図１３はミックス処理（１
Ｂ）、ミックス処理（２Ｂ）およびミックス処理（３
Ｂ）の詳細を示すものであり、そのうち図１１はミック
ス処理（１Ｂ）を示している。
【０１４１】図１１において、まずステップＳ７０１で
ワークメモリ（Ｗ）１０４からＬチャンネル入力データ
Ｗ（ＩＮＬ）を読み出しレジスタ（Ａ０）１４３に格納
する。次いで、ステップＳ７０２でレジスタ（Ａ０）１
４３に格納した入力データＷ（ＩＮＬ）をゲート１４８
および加減算器１４６を順次介してレジスタ（ＡＲ）１
５１に移す。
【０１４２】また、同じステップＳ７０２でワークメモ
リ（Ｗ）１０４からＲチャンネル入力データＷ（ＩＮ
Ｒ）を読み出しレジスタ（Ａ０）１４３に格納する。
【０１４３】次いで、ステップＳ７０３でレジスタ（Ａ
Ｒ）１５１に移したＬチャンネル入力データＷ（ＩＮ
Ｌ）をクリッパ回路１５２を通してレジスタ（ＳＲ）１
５３に格納するとともに、さらにレジスタ（Ａ０）１４
３に格納したＲチャンネル入力データＷ（ＩＮＲ）をゲ
ート１４８および加減算器１４６を順次介してレジスタ
（ＡＲ）１５１に移す。
【０１４４】次いで、ステップＳ７０４でレジスタ（Ｓ
Ｒ）１５３に格納した先のデータＳＲ（すなわち、最初
のＬチャンネル入力データＷ（ＩＮＬ））を内部バス１
２３を介してエフェクタ（１）入力チヤンネルデータ
（１）Ｗ（ＥＩ１）としてワークメモリ（Ｗ）１０４の
該当するアドレスに格納する。
【０１４５】同様に、先のステップＳ７０３でレジスタ
（ＡＲ）１５１に移した後のＲチャンネル入力データＷ
（ＩＮＲ）をクリッパ回路１５２を通してレジスタ（Ｓ
Ｒ）１５３に格納する。
【０１４６】次いで、ステップＳ７０５でレジスタ（Ｓ
Ｒ）１５３に格納した後のデータＳＲ（すなわち、Ｒチ
ャンネル入力データＷ（ＩＮＲ））を内部バス１２３を
介してエフェクタ（１）入力チヤンネルデータ（２）Ｗ
（ＥＩ２）としてワークメモリ（Ｗ）１０４の該当する
アドレスに格納する。
【０１４７】これにより、図５のミックス処理（１Ｂ）
３０１と等価な機能が実現される。図１２はミックス処
理（２Ｂ）の詳細を示すものである。図１２において、
まずステップＳ８０１でワークメモリ（Ｗ）１０４から
Ｅチャンネル入力データＷ（ＩＮＥ）を読み出しレジス
タ（Ａ０）１４３に格納する。次いで、ステップＳ８０
２でレジスタ（Ａ０）１４３に格納した入力データＷ
（ＩＮＥ）をゲート１４８および加減算器１４６を順次
介してレジスタ（ＡＲ）１５１に移す。
【０１４８】また、同じステップＳ７０２でワークメモ
リ（Ｗ）１０４からＴチャンネル入力データＷ（ＩＮ
Ｔ）を読み出しレジスタ（Ａ０）１４３に格納する。
【０１４９】次いで、ステップＳ７０３でレジスタ（Ａ
Ｒ）１５１に移したＥチャンネル入力データＷ（ＩＮ
Ｅ）をクリッパ回路１５２を通してレジスタ（ＳＲ）１
５３に格納するとともに、さらにレジスタ（Ａ０）１４
３に格納したＴチャンネル入力データＷ（ＩＮＴ）をゲ
ート１４８および加減算器１４６を順次介してレジスタ
（ＡＲ）１５１に移す。
【０１５０】次いで、ステップＳ８０４でレジスタ（Ｓ
Ｒ）１５３に格納した先のデータＳＲ（すなわち、最初
のＥチャンネル入力データＷ（ＩＮＥ））を内部バス１
２３を介してエフェクタ（２）入力チヤンネルデータ
（１）Ｗ（ＦＩ１）としてワークメモリ（Ｗ）１０４の
該当するアドレスに格納する。
【０１５１】同様に、先のステップＳ８０３でレジスタ
（ＡＲ）１５１に移した後のＴチャンネル入力データＷ
（ＩＮＴ）をクリッパ回路１５２を通してレジスタ（Ｓ
Ｒ）１５３に格納する。
【０１５２】次いで、ステップＳ８０５でレジスタ（Ｓ
Ｒ）１５３に格納した後のデータＳＲ（すなわち、Ｔチ
ャンネル入力データＷ（ＩＮＴ））を内部バス１２３を
介してエフェクタ（２）入力チヤンネルデータ（２）Ｗ
（ＦＩ２）としてワークメモリ（Ｗ）１０４の該当する
アドレスに格納する。
【０１５３】これにより、図５のミックス処理（２Ｂ）
３０４と等価な機能が実現される。図１３はミックス処
理（３Ｂ）の詳細を示すものである。図１３において、
まずステップＳ９０１で係数メモリ（Ｐ）１０３からＬ
チヤンネル乗算係数Ｐ（ＬＬ２）を読み出してレジスタ
（Ｍ０）１４１に格納するとともに、ワークメモリ
（Ｗ）１０４からＬチヤンネル入力データＷ（ＩＮＬ）
を読み出してレジスタ（Ｍ１）１４２に格納する。
【０１５４】次いで、ステップＳ９０２でレジスタ（Ｍ
０）１４１にセットしたＬチヤンネル乗算係数Ｐ（ＬＬ
２）を乗算器１４５に供給するとともに、レジスタ（Ｍ
１）１４２にセットしたＬチヤンネル入力データＷ（Ｉ
ＮＬ）をゲート１４７を介して乗算器１４５に供給す
る。そして、両者を乗算器１４５において乗算し、その
演算結果をレジスタ（ＭＲ）１５０に格納する。これに
より、図５の乗算器３０９の機能と等価な処理が実現さ
れる。
【０１５５】また、同じステップＳ９０２で係数メモリ
（Ｐ）１０３からエフェクタ（１）出力乗算係数Ｐ（Ｅ
Ｌ）を読み出してレジスタ（Ｍ０）１４１に格納すると
ともに、ワークメモリ（Ｗ）１０４からエフェクタ
（１）出力チヤンネルデータ（１）Ｗ（ＥＯ１）を読み
出してレジスタ（Ｍ１）１４２に格納する。
【０１５６】次いで、ステップＳ９０３でレジスタ（Ｍ
Ｒ）１５０に格納した乗算器１４５の演算結果をゲート
１４８および加減算器１４６を順次スルーしてレジスタ
（ＡＲ）１５１に移す。
【０１５７】同じくステップＳ９０３でレジスタ（Ｍ
０）１４１にセットしたエフェクタ（１）出力乗算係数
Ｐ（ＥＬ）を乗算器１４５に供給するとともに、レジス
タ（Ｍ１）１４２にセットしたエフェクタ（１）出力チ
ヤンネルデータ（１）Ｗ（ＥＯ１）をゲート１４７を介
して乗算器１４５に供給する。そして、両者を乗算器１
４５において乗算し、その演算結果をレジスタ（ＭＲ）
１５０に格納する。これにより、図５の乗算器３０５の
機能と等価な処理が実現される。
【０１５８】また、同じステップＳ９０３で係数メモリ
（Ｐ）１０３からＲチヤンネル乗算係数Ｐ（ＲＲ２）を
読み出してレジスタ（Ｍ０）１４１に格納するととも
に、ワークメモリ（Ｗ）１０４からＲチヤンネル入力デ
ータＷ（ＩＮＲ）を読み出してレジスタ（Ｍ１）１４２
に格納する。
【０１５９】次いで、ステップＳ９０４に移り、まずレ
ジスタ（ＡＲ）１５１に移したデータ（すなわち、Ｌチ
ヤンネル乗算係数Ｐ（ＬＬ２）とＬチヤンネル入力デー
タＷ（ＩＮＬ）の乗算結果）をゲート１４８を介して加
減算器１４６の一方の入力端子に供給するとともに、レ
ジスタ（ＭＲ）１５０に格納した乗算器１４５の演算結
果（すなわち、エフェクタ（１）出力乗算係数Ｐ（Ｅ
Ｌ）とエフェクタ（１）出力チヤンネルデータ（１）Ｗ
（ＥＯ１）の演算結果）をゲート１４９を介して加減算
器１４６の他方の入力端子に供給し、両者を加減算器１
４６で加算してその結果をレジスタ（ＡＲ）１５１に格
納する。これにより、図５の加算器３０６の機能と等価
な処理が実現される。
【０１６０】同じくステップＳ９０４でレジスタ（Ｍ
０）１４１にセットしたＲチヤンネル乗算係数Ｐ（ＲＲ
２）を乗算器１４５に供給するとともに、レジスタ（Ｍ
１）１４２にセットしたＲチヤンネル入力データＷ（Ｉ
ＮＲ）をゲート１４７を介して乗算器１４５に供給す
る。そして、両者を乗算器１４５において乗算し、その
演算結果をレジスタ（ＭＲ）１５０に格納する。これに
より、図５の乗算器３１０の機能と等価な処理が実現さ
れる。
【０１６１】また、同じステップＳ９０４で係数メモリ
（Ｐ）１０３からエフェクタ（１）出力乗算係数Ｐ（Ｅ
Ｒ）を読み出してレジスタ（Ｍ０）１４１に格納すると
ともに、ワークメモリ（Ｗ）１０４からエフェクタ
（１）出力チヤンネルデータ（２）Ｗ（ＥＯ２）を読み
出してレジスタ（Ｍ１）１４２に格納する。
【０１６２】次いで、ステップＳ９０５に移り、まずレ
ジスタ（ＡＲ）１５１に格納したデータ（すなわち、エ
フェクタ（１）出力乗算係数Ｐ（ＥＬ）とエフェクタ
（１）出力チヤンネルデータ（１）Ｗ（ＥＯ１）の加算
結果）をクリッパ回路１５２を通してレジスタ（ＳＲ）
１５３に格納する。
【０１６３】なお、レジスタ（ＳＲ）１５３に格納した
このデータは、後述のステップＳ９０６において内部バ
ス１２３を介してＬチヤンネル出力データＷ（ＯＴＬ）
としてワークメモリ（Ｗ）１０４の該当するアドレスに
格納することになり、さらにその後、ワークメモリ
（Ｗ）１０４に格納されたデータは後述の出力処理によ
って外部に取り出されることになる。これにより、図５
の乗算器３０６から出力を取り出す機能と等価な処理が
実現される。
【０１６４】同じくステップＳ９０５では、レジスタ
（ＭＲ）１５０に格納した乗算器１４５の演算結果（す
なわち、Ｒチヤンネル乗算係数Ｐ（ＲＲ２）とＲチヤン
ネル入力データＷ（ＩＮＲ）の乗算結果）をゲート１４
８および加減算器１４６を順次スルーしてレジスタ（Ａ
Ｒ）１５１に移す。
【０１６５】また、レジスタ（Ｍ０）１４１にセットし
たエフェクタ（１）出力乗算係数Ｐ（ＥＲ）を乗算器１
４５に供給するとともに、レジスタ（Ｍ１）１４２にセ
ットしたエフェクタ（１）出力チヤンネルデータ（２）
Ｗ（ＥＯ２）をゲート１４７を介して乗算器１４５に供
給する。そして、両者を乗算器１４５において乗算し、
その演算結果をレジスタ（ＭＲ）１５０に格納する。こ
れにより、図５の乗算器３０７の機能と等価な処理が実
現される。
【０１６６】さらに、同じステップＳ９０５で係数メモ
リ（Ｐ）１０３からＥチヤンネル乗算係数Ｐ（Ｅ１）を
読み出してレジスタ（Ｍ０）１４１に格納するととも
に、ワークメモリ（Ｗ）１０４からＥチヤンネル入力デ
ータＷ（ＩＮＥ）を読み出してレジスタ（Ｍ１）１４２
に格納する。
【０１６７】次いで、ステップＳ９０６に移り、まず前
述したようにレジスタ（ＳＲ）１５３に格納したデータ
を内部バス１２３を介して１チヤンネル出力データＷ
（ＯＴＬ）としてワークメモリ（Ｗ）１０４の該当する
アドレスに格納する。
【０１６８】その後、レジスタ（ＭＲ）１５０に格納し
たステップＳ９０５の演算結果（すなわち、エフェクタ
（１）出力乗算係数Ｐ（ＥＲ）とエフェクタ（１）出力
チヤンネルデータ（２）Ｗ（ＥＯ２）の演算結果）をゲ
ート１４８を介して加減算器１４６の一方の入力端子に
供給するとともに、レジスタ（ＡＲ）１５１に移した乗
算器１４５の演算結果（すなわち、Ｒチヤンネル乗算係
数Ｐ（ＲＲ２）とＲチヤンネル入力データＷ（ＩＮＲ）
の乗算結果）をゲート１４９を介して加減算器１４６の
他方の入力端子に供給し、両者を加減算器１４６で加算
してその結果をレジスタ（ＡＲ）１５１に格納する。こ
れにより、図５の加算器３０８の機能と等価な処理が実
現される。
【０１６９】また、同じステップＳ９０６で係数メモリ
（Ｐ）１０３からエフェクタ（２）出力乗算係数Ｐ（Ｆ
１）を読み出してレジスタ（Ｍ０）１４１に格納すると
ともに、ワークメモリ（Ｗ）１０４からエフェクタ
（２）出力チヤンネルデータ（１）Ｗ（ＦＯ１）を読み
出してレジスタ（Ｍ１）１４２に格納する。
【０１７０】ステップＳ９０７では、レジスタ（ＡＲ）
１５１に格納した乗算器１４５の演算結果をクリッパ回
路１５２を通してレジスタ（ＳＲ）１５３に格納する。
なお、レジスタ（ＳＲ）１５３に格納したこのデータ
は、次のステップＳ９０８において内部バス１２３を介
してＲチヤンネル出力データＷ（ＯＴＲ）としてワーク
メモリ（Ｗ）１０４の該当するアドレスに格納すること
になり、さらにその後、ワークメモリ（Ｗ）１０４に格
納されたデータは後述の出力処理によって外部に取り出
されることになる。これにより、図５の乗算器３０８か
ら出力を取り出す機能と等価な処理が実現される。
【０１７１】同じくステップＳ９０７では、レジスタ
（ＭＲ）１５０に格納した乗算器１４５の演算結果（す
なわち、Ｅチヤンネル乗算係数Ｐ（Ｅ１）とＥチヤンネ
ル入力データＷ（ＩＮＥ）の乗算結果）をゲート１４８
および加減算器１４６を順次スルーしてレジスタ（Ａ
Ｒ）１５１に移す。
【０１７２】また、レジスタ（Ｍ０）１４１にセットし
たエフェクタ（２）出力乗算係数Ｐ（Ｆ１）を乗算器１
４５に供給するとともに、レジスタ（Ｍ１）１４２にセ
ットしたエフェクタ（２）出力チヤンネルデータ（１）
Ｗ（ＦＯ１）をゲート１４７を介して乗算器１４５に供
給する。そして、両者を乗算器１４５において乗算し、
その演算結果をレジスタ（ＭＲ）１５０に格納する。こ
れにより、図５の乗算器３１１の機能と等価な処理が実
現される。
【０１７３】さらに、同じステップＳ９０７で係数メモ
リ（Ｐ）１０３からＴチヤンネル乗算係数Ｐ（Ｔ２）を
読み出してレジスタ（Ｍ０）１４１に格納するととも
に、ワークメモリ（Ｗ）１０４からＴチヤンネル入力デ
ータＷ（ＩＮＴ）を読み出してレジスタ（Ｍ１）１４２
に格納する。
【０１７４】次いで、ステップＳ９０８に移り、まず前
述したようにレジスタ（ＳＲ）１５３に格納したデータ
を内部バス１２３を介してＲチヤンネル出力データＷ
（ＯＴＲ）としてワークメモリ（Ｗ）１０４の該当する
アドレスに格納する。
【０１７５】その後、レジスタ（ＭＲ）１５０に格納し
たステップＳ９０７の演算結果（すなわち、エフェクタ
（２）出力乗算係数Ｐ（Ｆ１）とエフェクタ（２）出力
チヤンネルデータ（１）Ｗ（ＦＯ１）の演算結果）をゲ
ート１４８を介して加減算器１４６の一方の入力端子に
供給するとともに、レジスタ（ＡＲ）１５１に移した乗
算器１４５の演算結果（すなわち、Ｅチヤンネル乗算係
数Ｐ（Ｅ１）とＥチヤンネル入力データＷ（ＩＮＥ）の
演算結果）をゲート１４９を介して加減算器１４６の他
方の入力端子に供給し、両者を加減算器１４６で加算し
てその結果をレジスタ（ＡＲ）１５１に格納する。これ
により、図５の加算器３１２の機能と等価な処理が実現
される。
【０１７６】また、レジスタ（Ｍ０）１４１にセットし
たＴチヤンネル乗算係数Ｐ（Ｔ２）を乗算器１４５に供
給するとともに、レジスタ（Ｍ１）１４２にセットした
Ｔチヤンネル入力データＷ（ＩＮＴ）をゲート１４７を
介して乗算器１４５に供給する。そして、両者を乗算器
１４５において乗算し、その演算結果をレジスタ（Ｍ
Ｒ）１５０に格納する。これにより、図５の乗算器３１
６の機能と等価な処理が実現される。
【０１７７】さらに、同じステップＳ９０８で係数メモ
リ（Ｐ）１０３からエフェクタ（２）出力乗算係数Ｐ
（Ｆ２）を読み出してレジスタ（Ｍ０）１４１に格納す
るとともに、ワークメモリ（Ｗ）１０４からエフェクタ
（２）出力チヤンネルデータ（２）Ｗ（ＦＯ２）を読み
出してレジスタ（Ｍ１）１４２に格納する。
【０１７８】ステップＳ９０９では、レジスタ（ＡＲ）
１５１に格納した乗算器１４５の演算結果をクリッパ回
路１５２を通してレジスタ（ＳＲ）１５３に格納する。
なお、レジスタ（ＳＲ）１５３に格納したこのデータ
は、次のステップＳ９１０において内部バス１２３を介
して１チヤンネル出力データＷ（ＯＴ１）としてワーク
メモリ（Ｗ）１０４の該当するアドレスに格納すること
になり、さらにその後、ワークメモリ（Ｗ）１０４に格
納されたデータは後述の出力処理によって外部に取り出
されることになる。これにより、図５の乗算器３１２か
ら出力を取り出す機能と等価な処理が実現される。
【０１７９】同じくステップＳ９０９では、レジスタ
（ＭＲ）１５０に格納した乗算器１４５の演算結果（す
なわち、Ｔチヤンネル乗算係数Ｐ（Ｔ２）とＴチヤンネ
ル入力データＷ（ＩＮＴ）の乗算結果）をゲート１４８
および加減算器１４６を順次スルーしてレジスタ（Ａ
Ｒ）１５１に移す。
【０１８０】また、レジスタ（Ｍ０）１４１にセットし
たエフェクタ（２）出力乗算係数Ｐ（Ｆ２）を乗算器１
４５に供給するとともに、レジスタ（Ｍ１）１４２にセ
ットしたエフェクタ（２）出力チヤンネルデータ（２）
Ｗ（ＦＯ２）をゲート１４７を介して乗算器１４５に供
給する。そして、両者を乗算器１４５において乗算し、
その演算結果をレジスタ（ＭＲ）１５０に格納する。こ
れにより、図５の乗算器３１３の機能と等価な処理が実
現される。
【０１８１】次いで、ステップＳ９１０に移り、まず前
述したようにレジスタ（ＳＲ）１５３に格納したデータ
を内部バス１２３を介して１チヤンネル出力データＷ
（ＯＴ１）としてワークメモリ（Ｗ）１０４の該当する
アドレスに格納する。
【０１８２】その後、レジスタ（ＭＲ）１５０に格納し
たステップＳ９０９の演算結果（すなわち、エフェクタ
（２）出力乗算係数Ｐ（Ｆ２）とエフェクタ（２）出力
チヤンネルデータ（２）Ｗ（ＦＯ２）の演算結果）をゲ
ート１４８を介して加減算器１４６の一方の入力端子に
供給するとともに、レジスタ（ＡＲ）１５１に移した乗
算器１４５の演算結果（すなわち、Ｔチヤンネル乗算係
数Ｐ（Ｔ２）とＴチヤンネル入力データＷ（ＩＮＴ）の
乗算結果）をゲート１４９を介して加減算器１４６の他
方の入力端子に供給し、両者を加減算器１４６で加算し
てその結果をレジスタ（ＡＲ）１５１に格納する。これ
により、図５の加算器３１４の機能と等価な処理が実現
される。
【０１８３】次いで、ステップＳ９１１でレジスタ（Ａ
Ｒ）１５１に格納した加減算器１４６の加算結果をクリ
ッパ回路１５２を通してレジスタ（ＳＲ）１５３に格納
し、ステップＳ９１２でレジスタ（ＳＲ）１５３に格納
したデータを内部バス１２３を介して２チヤンネル出力
データＷ（ＯＴ２）としてワークメモリ（Ｗ）１０４の
該当するアドレスに格納する。
【０１８４】なお、ワークメモリ（Ｗ）１０４に格納さ
れたデータは後述の出力処理によって外部に取り出され
ることになる。これにより、図５の加算器３１４から出
力を取り出す機能と等価な処理が実現される。以上の処
理により、図５のミックス処理（３Ｂ）３０３と等価な
機能が実現される。
【０１８５】図１４は出力処理（ステップＳ２０６）の
詳細を示すものである。図１４において、まずステップ
Ｓ１００１でワークメモリ（Ｗ）１０４からＬチヤンネ
ル出力データＷ（ＯＴＬ）を読み出して出力レジスタ
（ＯＲ１）１５４に格納し、このデータを同レジスタか
ら図１のＤ／Ａ変換器８に出力する。これにより、図４
の乗算器２１４および図５の乗算器３１２から出力を取
り出す機能と等価な処理が実現される。
【０１８６】次いで、ステップＳ１００２でワークメモ
リ（Ｗ）１０４からＲチヤンネル出力データＷ（ＯＴ
Ｒ）を読み出して出力レジスタ（ＯＲ２）１５５に格納
し、このデータを同レジスタから図１のＤ／Ａ変換器９
に出力する。これにより、図４の加算器２１４および図
５の加算器３０８から出力を取り出す機能と等価な処理
が実現される。
【０１８７】次いで、ステップＳ１００３でワークメモ
リ（Ｗ）１０４から１チヤンネル出力データＷ（ＯＴ
１）を読み出して出力レジスタ（ＯＲ１）１５４に格納
し、このデータを同レジスタから図１のＤ／Ａ変換器８
に出力する。これにより、図４の乗算器２１６および図
５の加算器３１２から出力を取り出す機能と等価な処理
が実現される。
【０１８８】次いで、ステップＳ１００４でワークメモ
リ（Ｗ）１０４から２チヤンネル出力データＷ（ＯＴ
２）を読み出して出力レジスタ（ＯＲ２）１５５に格納
し、このデータを同レジスタから図１のＤ／Ａ変換器９
に出力する。これにより、図４の乗算器２１０および図
５の加算器３１４から出力を取り出す機能と等価な処理
が実現される。
【０１８９】なお、本実施例では、効果付加処理のため
に信号をデジタル的に処理するＤＳＰを用いているの
で、このようなＤＳＰを他のデジタル信号処理装置と組
み合われば、電子楽器の分野でも上記のような楽音信号
以外の種々の楽音に対して音響効果を付加することがで
きる。
【０１９０】また、上記実施例は本発明を楽音信号を発
生する電子楽器に適用した例であるが、本発明はこれに
限るものではなく、電子楽器以外の他の音響装置（例え
ば、カラオケ装置）についても幅広く適用が可能であ
る。
【０１９１】
【発明の効果】本発明によれば、あらゆる組み合わせの
エフェクト形態を全てプログラムの形で予め記憶してお
く必要がなく、記憶容量を格段と低減させ、プログラム
を格納するための記憶容量を少なくすることができる。
【０１９２】また、演奏中に切換スイッチ等でエフェク
タの接続を切換えるという処理が必要なく、接続配線の
変更や大容量のメモリが不要としつつ、入力音響信号に
付加するエフェクトの組合せを変更することが可能にな
る。
【０１９３】さらに、複数のエフェクタをハード的に接
続して構成しているのではないから、複数のエフェクト
を付与する場合であっても、演奏中に複数のエフェクタ
に対する接続方法を変えるという煩わしい操作をする必
要がなく、マルチエフェクトを付加するという性能を極
めて簡単なスイッチ操作で十分に発揮させることができ
る。
【０１９４】加えて、演奏中に切換スイッチ等でエフェ
クタの接続を切換えるという処理は必要なく、そのため
の配線が複雑になるという欠点を解消することができ
る。
【図面の簡単な説明】
【図１】本発明の効果付加装置の一実施例の全体構成を
示す図である。
【図２】同実施例のＤＳＰの構成を示す回路図である。
【図３】同実施例のＣＰＵの動作フローチャートであ
る。
【図４】同実施例のマルチエフェクト付加処理の１つの
形態を実行するハード回路を示す回路図である。
【図５】同実施例のマルチエフェクト付加処理の他の１
つの形態を実行するハード回路を示す回路図である。
【図６】同実施例のマルチエフェクト付加のための全体
処理の動作フローチャートである。
【図７】同実施例の入力処理の詳細を示す動作フローチ
ャートである。
【図８】同実施例のミックス処理（１Ａ）の詳細を示す
動作フローチャートである。
【図９】同実施例のミックス処理（２Ａ）の詳細を示す
動作フローチャートである。
【図１０】同実施例のミックス処理（３Ａ）の詳細を示
す動作フローチャートである。
【図１１】同実施例のミックス処理（１Ｂ）の詳細を示
す動作フローチャートである。
【図１２】同実施例のミックス処理（２Ｂ）の詳細を示
す動作フローチャートである。
【図１３】同実施例のミックス処理（３Ｂ）の詳細を示
す動作フローチャートである。
【図１４】同実施例の出力処理の詳細を示す動作フロー
チャートである。
【図１５】同実施例ので使用するデータを示す図であ
る。
【図１６】同実施例で使用する係数を示す図である。
【符号の説明】
１ ＣＰＵ（プログラム作成手段） ２ ＲＯＭ（効果アルゴリズム記憶手段、組み合せアル
ゴリズム記憶手段） ３ ＲＡＭ ４ ＤＳＰ（効果付加手段） ５ スイッチ部 ６、７ Ａ／Ｄ変換器（ＡＤＣ） ８、９ Ｄ／Ａ変換器（ＤＡＣ） １０１ プログラムメモリ １０２ 制御回路 １０３ 係数メモリ（Ｐ） １０４ ワークメモリ（Ｗ） １２１ 入力レジスタ（ＰＩ１） １２２ 入力レジスタ（ＰＩ２） １２３ 内部バス １３１〜１３４、１４７〜１４９ ゲート １４１ レジスタ（Ｍ０） １４２ レジスタ（Ｍ１） １４３ レジスタ（Ａ０） １４４ レジスタ（Ａ１） １４５ 乗算器 １４６ 加減算器 １５０ レジスタ（ＭＲ） １５１ レジスタ（ＡＲ） １５２ クリッパ回路 １５３ レジスタ（ＳＲ） １５４ 出力レジスタ（ＯＲ１） １５５ 出力レジスタ（ＯＲ２）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 半 沢 耕 太 郎 東京都西多摩郡羽村町栄町３丁目２番１ 号 カシオ計算機株式会社羽村技術セン ター内 (72)発明者 佐 々 木 博 之 東京都西多摩郡羽村町栄町３丁目２番１ 号 カシオ計算機株式会社羽村技術セン ター内 (72)発明者 吉 野 順 東京都西多摩郡羽村町栄町３丁目２番１ 号 カシオ計算機株式会社羽村技術セン ター内 (56)参考文献 特開 昭64−68799（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G10H 1/00 G10H 1/10 G10K 15/04 302 G10K 15/08

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力される音響信号に対して複数の音響
    効果を付加するそれぞれの効果アルゴリズムを、各音響
    効果に対応させてアルゴリズム毎に記憶する効果アルゴ
    リズム記憶手段と、 入力される音響信号に対して複数の音響効果を種々の形
    態で組み合せるための組み合せアルゴリズムを記憶する
    組み合せアルゴリズム記憶手段と、 入力される音響信号に対する複数の音響効果の組み合せ
    形態に応じて、効果アルゴリズム記憶手段から効果アル
    ゴリズムを読み出すとともに、組み合せアルゴリズム記
    憶手段から組み合せアルゴリズムを読み出して１つのプ
    ログラムを作成し、このプログラムを転送するプログラ
    ム作成手段と、 このプログラム作成手段によって作成されたプログラム
    に基づいて入力される音響信号に対して複数の音響効果
    を付加する効果付加手段と、を備えたことを特徴とする
    効果付加装置。
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