JPH06260888A - サンプリングレートコンバータ - Google Patents
サンプリングレートコンバータInfo
- Publication number
- JPH06260888A JPH06260888A JP5270451A JP27045193A JPH06260888A JP H06260888 A JPH06260888 A JP H06260888A JP 5270451 A JP5270451 A JP 5270451A JP 27045193 A JP27045193 A JP 27045193A JP H06260888 A JPH06260888 A JP H06260888A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- sampling rate
- output
- correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0628—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing the input and output signals being derived from two separate clocks, i.e. asynchronous sample rate conversion
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 高精度でかつ安定した動作が可能なサンプリ
ングレ―トコンバ―タを提供することである。 【構成】 入力側サンプリング周波数ｆsiと出力側サン
プリング周波数ｆsoとの比に対応したデ―タｄを生成す
るサンプリングレ―ト比生成回路１７と、デ―タｄを補
正デ―タｐを用いて微調整する微調整回路１８と、出力
側デ―タＤouの予測された出力タイミングに対応したデ
―タｇを微調整回路１８からの出力デ―タｅに基いて生
成する予測回路１９と、デ―タｇと出力側デ―タＤouの
実際の出力タイミングに対応したデ―タｍとを比較し、
比較デ―タに基いて補正デ―タｐを生成する比較＆補正
回路２１と、入力側デ―タＤinおよびデ―タｇに基いて
出力側デ―タＤouを生成する出力側演算回路１２とを有
する。
ングレ―トコンバ―タを提供することである。 【構成】 入力側サンプリング周波数ｆsiと出力側サン
プリング周波数ｆsoとの比に対応したデ―タｄを生成す
るサンプリングレ―ト比生成回路１７と、デ―タｄを補
正デ―タｐを用いて微調整する微調整回路１８と、出力
側デ―タＤouの予測された出力タイミングに対応したデ
―タｇを微調整回路１８からの出力デ―タｅに基いて生
成する予測回路１９と、デ―タｇと出力側デ―タＤouの
実際の出力タイミングに対応したデ―タｍとを比較し、
比較デ―タに基いて補正デ―タｐを生成する比較＆補正
回路２１と、入力側デ―タＤinおよびデ―タｇに基いて
出力側デ―タＤouを生成する出力側演算回路１２とを有
する。
Description
【０００１】
【産業上の利用分野】本発明はデジタルオ―ディオ等に
用いるサンプリングレ―トコンバ―タに関するものであ
る。
用いるサンプリングレ―トコンバ―タに関するものであ
る。
【０００２】
【従来の技術】デジタルオ―ディオ等に用いられるデジ
タル信号には、方式によって異なるサンプリングレ―ト
が用いられる。したがって、異なる方式間でデ―タのや
りとりをするためにはサンプリングレ―トの変換が必要
となる。このように、オ―ディオ信号等の波形信号の同
一性を保持したままサンプリングレ―トを変換する装置
をサンプリングレ―トコンバ―タと呼んでいる。
タル信号には、方式によって異なるサンプリングレ―ト
が用いられる。したがって、異なる方式間でデ―タのや
りとりをするためにはサンプリングレ―トの変換が必要
となる。このように、オ―ディオ信号等の波形信号の同
一性を保持したままサンプリングレ―トを変換する装置
をサンプリングレ―トコンバ―タと呼んでいる。
【０００３】ところで、入出力のサンプリングタイミン
グが非同期である場合や入出力のサンプリングレ―ト比
が簡単な整数比で表せない場合には、入出力のサンプリ
ングレ―ト比を高精度で求めこれを基にサンプリングレ
―トの変換を行っている。従来は高精度のサンプリング
レ―ト比を得るために、入力側サンプリングレ―トおよ
び出力側サンプリングレ―トの平均化を行っていた。
グが非同期である場合や入出力のサンプリングレ―ト比
が簡単な整数比で表せない場合には、入出力のサンプリ
ングレ―ト比を高精度で求めこれを基にサンプリングレ
―トの変換を行っている。従来は高精度のサンプリング
レ―ト比を得るために、入力側サンプリングレ―トおよ
び出力側サンプリングレ―トの平均化を行っていた。
【０００４】
【発明が解決しようとする課題】しかしながら、高精度
を確保するためには平均化時間を非常に長くする必要が
ある。そのため、入出力のサンプリングレ―トに少しで
も変動（ジッタ）があると、算出されるデ―タの個数と
実際に出力されるデ―タの個数との間に不一致が生じる
等、誤動作が生じるという問題点があった。
を確保するためには平均化時間を非常に長くする必要が
ある。そのため、入出力のサンプリングレ―トに少しで
も変動（ジッタ）があると、算出されるデ―タの個数と
実際に出力されるデ―タの個数との間に不一致が生じる
等、誤動作が生じるという問題点があった。
【０００５】本発明の目的は、高精度でかつ安定した動
作が可能なサンプリングレ―トコンバ―タを提供するこ
とである。
作が可能なサンプリングレ―トコンバ―タを提供するこ
とである。
【０００６】
【課題を解決するための手段】本発明は、第１サンプリ
ングレ―トの第１信号を第２サンプリングレ―トの第２
信号に変換するサンプリングレ―トコンバ―タにおい
て、上記第１サンプリングレ―トと上記第２サンプリン
グレ―トとの比に対応した第１デ―タを生成する第１デ
―タ生成回路と、上記第１デ―タを所定の補正デ―タを
用いて補正した第２デ―タを生成する第２デ―タ生成回
路と、上記第２信号の予測された出力タイミングに対応
した第３デ―タを上記第２デ―タに基いて生成する第３
デ―タ生成回路と、上記第３デ―タと上記第２信号の実
際の出力タイミングに対応した第４デ―タとを比較して
比較デ―タを生成する比較回路と、上記比較デ―タに基
いて上記補正デ―タを生成する補正回路と、上記第１信
号および上記第３デ―タに基いて上記第２信号を生成す
る第２信号生成回路とを有する。
ングレ―トの第１信号を第２サンプリングレ―トの第２
信号に変換するサンプリングレ―トコンバ―タにおい
て、上記第１サンプリングレ―トと上記第２サンプリン
グレ―トとの比に対応した第１デ―タを生成する第１デ
―タ生成回路と、上記第１デ―タを所定の補正デ―タを
用いて補正した第２デ―タを生成する第２デ―タ生成回
路と、上記第２信号の予測された出力タイミングに対応
した第３デ―タを上記第２デ―タに基いて生成する第３
デ―タ生成回路と、上記第３デ―タと上記第２信号の実
際の出力タイミングに対応した第４デ―タとを比較して
比較デ―タを生成する比較回路と、上記比較デ―タに基
いて上記補正デ―タを生成する補正回路と、上記第１信
号および上記第３デ―タに基いて上記第２信号を生成す
る第２信号生成回路とを有する。
【０００７】
【実施例】以下、本発明におけるサンプリングレ―トコ
ンバ―タの第１実施例について、図１、図２、図３およ
び図４を参照して説明する。図１はサンプリングレ―ト
コンバ―タの全体構成を示したブロック図、図２は図１
のタイミングデータ生成ブロック１６の詳細な構成を示
したブロック図、図３は図１および図２の動作を示した
タイムチャート、図４はサンプリングレ―トコンバ―タ
における補間演算についての説明図である。
ンバ―タの第１実施例について、図１、図２、図３およ
び図４を参照して説明する。図１はサンプリングレ―ト
コンバ―タの全体構成を示したブロック図、図２は図１
のタイミングデータ生成ブロック１６の詳細な構成を示
したブロック図、図３は図１および図２の動作を示した
タイムチャート、図４はサンプリングレ―トコンバ―タ
における補間演算についての説明図である。
【０００８】まず、図１および図２を参照して第１実施
例の構成について説明する。
例の構成について説明する。
【０００９】入力側演算回路１１および出力側演算回路
１２は、主として補間演算を行うものであるが、この補
間演算について図４を参照して説明する。実施例に示し
たサンプリングレ―トコンバ―タは、サンプリング周波
数ｆsiの入力側データＤinをサンプリング周波数ｆsoの
出力側データＤouに変換するものである。変換に際して
は、入力側データＤinに対応するサンプリング点Ｐinに
ついてデジタルフィルタリング演算等を用いて補間演算
等を行い（以下、入力側演算という。）、補間点Ｃ１、
Ｃ２、Ｃ３を求める。しかしながら、このようにして得
られた補間点Ｃ１、Ｃ２、Ｃ３の時間軸ｔ上の点と出力
側データＤouに対応するサンプリング点Ｐouとは一般的
には一致しない。そこで、互いに隣り合った補間点につ
いて直線補間等の補間演算等を行い（以下、出力側演算
という。）、出力側のサンプリング点Ｐouに対応した出
力側データＤouを求めることになる。入力側演算回路１
１は主として上記入力側演算を行うものであり、出力側
演算回路１２は主として上記出力側演算を行うものであ
る。
１２は、主として補間演算を行うものであるが、この補
間演算について図４を参照して説明する。実施例に示し
たサンプリングレ―トコンバ―タは、サンプリング周波
数ｆsiの入力側データＤinをサンプリング周波数ｆsoの
出力側データＤouに変換するものである。変換に際して
は、入力側データＤinに対応するサンプリング点Ｐinに
ついてデジタルフィルタリング演算等を用いて補間演算
等を行い（以下、入力側演算という。）、補間点Ｃ１、
Ｃ２、Ｃ３を求める。しかしながら、このようにして得
られた補間点Ｃ１、Ｃ２、Ｃ３の時間軸ｔ上の点と出力
側データＤouに対応するサンプリング点Ｐouとは一般的
には一致しない。そこで、互いに隣り合った補間点につ
いて直線補間等の補間演算等を行い（以下、出力側演算
という。）、出力側のサンプリング点Ｐouに対応した出
力側データＤouを求めることになる。入力側演算回路１
１は主として上記入力側演算を行うものであり、出力側
演算回路１２は主として上記出力側演算を行うものであ
る。
【００１０】シーケンス制御回路１３は、サンプリング
レ―トコンバ―タの全体の動作を制御するものであり、
入力ワードクロックＬＲＣＩ（周波数ｆsi……入力側サ
ンプリングレートに対応）およびシステムクロックＳＣ
Ｌ（周波数１２８ｆsi）を入力して、演算コントロ―ル
回路１４へ送られる起動信号や比較＆補正回路１７へ送
られる基準時刻データ“ｍ”を生じるものである。基準
時刻データ“ｍ”は、システム全体の基準時刻を表すデ
―タであり、各種タイミングデ―タはこの基準時刻デ―
タを対象に作成される。
レ―トコンバ―タの全体の動作を制御するものであり、
入力ワードクロックＬＲＣＩ（周波数ｆsi……入力側サ
ンプリングレートに対応）およびシステムクロックＳＣ
Ｌ（周波数１２８ｆsi）を入力して、演算コントロ―ル
回路１４へ送られる起動信号や比較＆補正回路１７へ送
られる基準時刻データ“ｍ”を生じるものである。基準
時刻データ“ｍ”は、システム全体の基準時刻を表すデ
―タであり、各種タイミングデ―タはこの基準時刻デ―
タを対象に作成される。
【００１１】演算コントロ―ル回路１４は入力側演算回
路１１を制御するものであり、演算コントロ―ル回路１
５は出力側演算回路１２を制御するものである。
路１１を制御するものであり、演算コントロ―ル回路１
５は出力側演算回路１２を制御するものである。
【００１２】つぎに、タイミングデータ生成ブロック１
６の各構成について説明するが、まずタイミングデータ
生成ブロック１６の主機能について説明する。出力側デ
ータＤouは、出力ワードクロックＬＲＣＯ（周波数ｆso
……出力側サンプリングレートに対応）に同期して出力
されるものである。したがって、出力側演算回路１２で
行う出力側データＤou生成のための演算は、出力ワード
クロックＬＲＣＯが生じた時点での実際の出力タイミン
グデ―タ、すなわち出力ワードクロックＬＲＣＯが生じ
た時点での基準時刻データ“ｍ”に基いて行うことが本
来好ましい。しかしながら、出力側データＤouを生成す
るためには演算時間が必要となるため、基準時刻データ
“ｍ”を直接用いて演算することは不可能である。そこ
で、タイミングデータ生成ブロック１６により実際の出
力タイミングを予測して予測出力タイミングデ―タ
“ｇ”を生成し、出力側演算回路１２ではこの予測出力
タイミングデ―タ“ｇ”に基いて演算を行っている。予
測出力タイミングデ―タ“ｇ”と実際の出力タイミング
データすなわち基準時刻デ―タ“ｍ”との間には誤差が
生じることになるが、タイミングデータ生成ブロック１
６では後述するようにこの誤差を極めて微小なものとし
ている。
６の各構成について説明するが、まずタイミングデータ
生成ブロック１６の主機能について説明する。出力側デ
ータＤouは、出力ワードクロックＬＲＣＯ（周波数ｆso
……出力側サンプリングレートに対応）に同期して出力
されるものである。したがって、出力側演算回路１２で
行う出力側データＤou生成のための演算は、出力ワード
クロックＬＲＣＯが生じた時点での実際の出力タイミン
グデ―タ、すなわち出力ワードクロックＬＲＣＯが生じ
た時点での基準時刻データ“ｍ”に基いて行うことが本
来好ましい。しかしながら、出力側データＤouを生成す
るためには演算時間が必要となるため、基準時刻データ
“ｍ”を直接用いて演算することは不可能である。そこ
で、タイミングデータ生成ブロック１６により実際の出
力タイミングを予測して予測出力タイミングデ―タ
“ｇ”を生成し、出力側演算回路１２ではこの予測出力
タイミングデ―タ“ｇ”に基いて演算を行っている。予
測出力タイミングデ―タ“ｇ”と実際の出力タイミング
データすなわち基準時刻デ―タ“ｍ”との間には誤差が
生じることになるが、タイミングデータ生成ブロック１
６では後述するようにこの誤差を極めて微小なものとし
ている。
【００１３】サンプリングレ―ト比生成回路１７は、入
力側サンプリングレートと出力側サンプリングレートと
の比に対応したデ―タ“ｄ”を生成するものである。デ
―タ“ｄ”は、極めて高精度が要求される予測出力タイ
ミングデ―タ“ｇ”を生成するために用いられるため、
高精度で生成される。このサンプリングレ―ト比生成回
路１７には、主として図２のカウンタ３１、３２、パル
ス発生回路３３およびラッチ３４が対応している。
力側サンプリングレートと出力側サンプリングレートと
の比に対応したデ―タ“ｄ”を生成するものである。デ
―タ“ｄ”は、極めて高精度が要求される予測出力タイ
ミングデ―タ“ｇ”を生成するために用いられるため、
高精度で生成される。このサンプリングレ―ト比生成回
路１７には、主として図２のカウンタ３１、３２、パル
ス発生回路３３およびラッチ３４が対応している。
【００１４】微調整回路１８は、デ―タ“ｄ”を後述の
補正デ―タ“ｐ”を用いて補正し、より高精度のデ―タ
“ｅ”を生成するものである。この微調整回路１８に
は、主として図２の加算器３５が対応している。
補正デ―タ“ｐ”を用いて補正し、より高精度のデ―タ
“ｅ”を生成するものである。この微調整回路１８に
は、主として図２の加算器３５が対応している。
【００１５】予測回路１９は、演算コントロ―ル回路１
５からの出力側演算終了信号“ｋ”の制御下において、
デ―タ“ｅ”を受けて予測出力タイミングデ―タ“ｇ”
を生成するものである。出力側演算終了信号“ｋ”と
は、出力側演算回路１２での演算終了毎にその旨を知ら
せる信号である。この予測回路１９には、主として図２
の加算器３６およびラッチ３７が対応している。
５からの出力側演算終了信号“ｋ”の制御下において、
デ―タ“ｅ”を受けて予測出力タイミングデ―タ“ｇ”
を生成するものである。出力側演算終了信号“ｋ”と
は、出力側演算回路１２での演算終了毎にその旨を知ら
せる信号である。この予測回路１９には、主として図２
の加算器３６およびラッチ３７が対応している。
【００１６】起動コントロ―ル回路２０は、演算コント
ロ―ル回路１４からの入力側演算終了信号“ｉ”および
演算コントロ―ル回路１５からの出力側演算終了信号
“ｋ”の制御下において、出力側演算起動要求信号
“ｊ”を生成するものである。入力側演算終了信号
“ｉ”とは入力側演算回路１１での演算終了毎にその旨
を知らせる信号であり、出力側演算起動要求信号“ｊ”
とは出力側演算回路１２での演算開始を要求する信号で
ある。この起動コントロ―ル回路２０には、主として図
２の減算カウンタ３８およびゲ―ト３９が対応してい
る。
ロ―ル回路１４からの入力側演算終了信号“ｉ”および
演算コントロ―ル回路１５からの出力側演算終了信号
“ｋ”の制御下において、出力側演算起動要求信号
“ｊ”を生成するものである。入力側演算終了信号
“ｉ”とは入力側演算回路１１での演算終了毎にその旨
を知らせる信号であり、出力側演算起動要求信号“ｊ”
とは出力側演算回路１２での演算開始を要求する信号で
ある。この起動コントロ―ル回路２０には、主として図
２の減算カウンタ３８およびゲ―ト３９が対応してい
る。
【００１７】比較＆補正回路２１は、予測出力タイミン
グデ―タ“ｇ”と実際の出力タイミングデータすなわち
基準時刻デ―タ“ｍ”とを比較して、その比較デ―タに
基いて補正デ―タ“ｐ”を生成するものである。比較動
作のタイミングは、出力ワードクロックＬＲＣＯに同期
している。この比較＆補正回路２１には、主として図２
のＦＩＦＯバッファ４０、加算器４１、１／Ｎ回路４２
およびラッチ４３が対応している。
グデ―タ“ｇ”と実際の出力タイミングデータすなわち
基準時刻デ―タ“ｍ”とを比較して、その比較デ―タに
基いて補正デ―タ“ｐ”を生成するものである。比較動
作のタイミングは、出力ワードクロックＬＲＣＯに同期
している。この比較＆補正回路２１には、主として図２
のＦＩＦＯバッファ４０、加算器４１、１／Ｎ回路４２
およびラッチ４３が対応している。
【００１８】つぎに、図３のタイムチャ―トを参照し
て、図１および図２に示した実施例の動作を説明する。
て、図１および図２に示した実施例の動作を説明する。
【００１９】カウンタ３１では、周波数ｆsoの出力ワー
ドクロックＬＲＣＯをアップカウントし、２０４８カウ
ント毎に出力“ａ”が生じる。カウンタ３２では、周波
数１２８ｆsiのシステムクロックＳＣＬをアップカウン
トする。パルス発生回路３３では、カウンタ３１の出力
“ａ”を受けてシステムクロックＳＣＬの立上がりエッ
ジでラッチパルス“ｂ”が生じる。そして、このラッチ
パルス“ｂ”の立上がりエッジでカウンタ３２のカウン
ト値“ｃ”がラッチ３４にラッチされ、立下がりエッジ
でカウンタ３２のカウント値を“１”にセットする。そ
の結果、ラッチ３４からの出力デ―タ“ｄ”は“２０４
８×１２８×（ｆsi／ｆso）”となり、入力側サンプリ
ングレートと出力側サンプリングレートとの比に対応し
た高精度のデ―タが得られる。
ドクロックＬＲＣＯをアップカウントし、２０４８カウ
ント毎に出力“ａ”が生じる。カウンタ３２では、周波
数１２８ｆsiのシステムクロックＳＣＬをアップカウン
トする。パルス発生回路３３では、カウンタ３１の出力
“ａ”を受けてシステムクロックＳＣＬの立上がりエッ
ジでラッチパルス“ｂ”が生じる。そして、このラッチ
パルス“ｂ”の立上がりエッジでカウンタ３２のカウン
ト値“ｃ”がラッチ３４にラッチされ、立下がりエッジ
でカウンタ３２のカウント値を“１”にセットする。そ
の結果、ラッチ３４からの出力デ―タ“ｄ”は“２０４
８×１２８×（ｆsi／ｆso）”となり、入力側サンプリ
ングレートと出力側サンプリングレートとの比に対応し
た高精度のデ―タが得られる。
【００２０】加算器３５では、ラッチ３４からのデ―タ
“ｄ”とラッチ４３からの補正デ―タ“ｐ”とが加算さ
れる。デ―タ“ｄ”だけでも十分に高精度のデ―タとな
っているが、補正デ―タ“ｐ”を用いて微調整すること
により、さらに高精度のデ―タ“ｅ”が得られる。
“ｄ”とラッチ４３からの補正デ―タ“ｐ”とが加算さ
れる。デ―タ“ｄ”だけでも十分に高精度のデ―タとな
っているが、補正デ―タ“ｐ”を用いて微調整すること
により、さらに高精度のデ―タ“ｅ”が得られる。
【００２１】加算器３６では、デ―タ“ｅ”とラッチ３
７からの予測出力タイミングデ―タ“ｇ”とが加算さ
れ、２２ビットのデ―タ“ｆ”が出力される。出力側演
算終了信号“ｋ”により、デ―タ“ｆ”の下位１９ビッ
トはラッチ３７にラッチされ、上位３ビットは減算カウ
ンタ３８にプリセットされる。減算カウンタ３８は、入
力側演算終了信号“ｉ”が入力される毎にダウンカウン
トされる。そして、減算カウンタ３８の出力“ｈ”が
“０”になると、ゲ―ト３９からは出力側演算起動要求
信号“ｊ”が出力され、出力側演算回路１２での出力側
演算シ―ケンスが開始される。出力側演算シ―ケンスが
終了すると出力側演算終了信号“ｋ”がアクティブとな
る。このようにして、出力側演算終了信号“ｋ”がアク
ティブになる毎にラッチ３７の予測出力タイミングデ―
タ“ｇ”は順次新たなデ―タに置換えられることにな
る。
７からの予測出力タイミングデ―タ“ｇ”とが加算さ
れ、２２ビットのデ―タ“ｆ”が出力される。出力側演
算終了信号“ｋ”により、デ―タ“ｆ”の下位１９ビッ
トはラッチ３７にラッチされ、上位３ビットは減算カウ
ンタ３８にプリセットされる。減算カウンタ３８は、入
力側演算終了信号“ｉ”が入力される毎にダウンカウン
トされる。そして、減算カウンタ３８の出力“ｈ”が
“０”になると、ゲ―ト３９からは出力側演算起動要求
信号“ｊ”が出力され、出力側演算回路１２での出力側
演算シ―ケンスが開始される。出力側演算シ―ケンスが
終了すると出力側演算終了信号“ｋ”がアクティブとな
る。このようにして、出力側演算終了信号“ｋ”がアク
ティブになる毎にラッチ３７の予測出力タイミングデ―
タ“ｇ”は順次新たなデ―タに置換えられることにな
る。
【００２２】予測出力タイミングデ―タ“ｇ”は、出力
側演算終了信号“ｋ”によりＦＩＦＯバッファ４０に順
次取込まれ、出力ワードクロックＬＲＣＯによりＦＩＦ
Ｏバッファ４０から順次出力される。加算器４１のマイ
ナス入力にはＦＩＦＯバッファ４０からの出力デ―タ
“ｌ”が、加算器４１のプラス入力には基準時刻データ
“ｍ”が、それぞれ入力される。すなわち、予測出力タ
イミングデ―タ“ｇ”と基準時刻データ“ｍ”（実際の
出力タイミングに対応）とが、出力ワードクロックＬＲ
ＣＯのタイミングで比較され、その誤差デ―タが加算器
４１から生じるわけである。加算器４１からの誤差デ―
タ“ｎ”は１／Ｎ回路４２で１／２０４８に微小化さ
れ、微小化されたデ―タ“ｏ”は出力ワードクロックＬ
ＲＣＯによりラッチ４３にラッチされる。ラッチ４３か
らの出力は補正デ―タ“ｐ”として加算器３５に入力さ
れる。なお、１／Ｎ回路４２で誤差デ―タ“ｎ”を微小
化するのは、補正デ―タ“ｐ”が大きすぎると瞬間瞬間
の誤差変動による影響が強くなり安定性をそこなうおそ
れがあるためである。
側演算終了信号“ｋ”によりＦＩＦＯバッファ４０に順
次取込まれ、出力ワードクロックＬＲＣＯによりＦＩＦ
Ｏバッファ４０から順次出力される。加算器４１のマイ
ナス入力にはＦＩＦＯバッファ４０からの出力デ―タ
“ｌ”が、加算器４１のプラス入力には基準時刻データ
“ｍ”が、それぞれ入力される。すなわち、予測出力タ
イミングデ―タ“ｇ”と基準時刻データ“ｍ”（実際の
出力タイミングに対応）とが、出力ワードクロックＬＲ
ＣＯのタイミングで比較され、その誤差デ―タが加算器
４１から生じるわけである。加算器４１からの誤差デ―
タ“ｎ”は１／Ｎ回路４２で１／２０４８に微小化さ
れ、微小化されたデ―タ“ｏ”は出力ワードクロックＬ
ＲＣＯによりラッチ４３にラッチされる。ラッチ４３か
らの出力は補正デ―タ“ｐ”として加算器３５に入力さ
れる。なお、１／Ｎ回路４２で誤差デ―タ“ｎ”を微小
化するのは、補正デ―タ“ｐ”が大きすぎると瞬間瞬間
の誤差変動による影響が強くなり安定性をそこなうおそ
れがあるためである。
【００２３】本実施例においては、入力側サンプリング
レートと出力側サンプリングレートとの比に対応したデ
―タ“ｄ”だけでも十分に高い精度を有している。しか
しながら、これだけでは、入力側サンプリングクロック
や出力側サンプリングクロックにジッタ等があった場合
に、予測された出力タイミングと実際の出力タイミング
との誤差が累積されるおそれがある。そこで、デ―タ
“ｄ”を補正デ―タ“ｐ”を用いて微調整し、高精度で
安定した予測出力タイミングデ―タ“ｇ”を生成してい
る。
レートと出力側サンプリングレートとの比に対応したデ
―タ“ｄ”だけでも十分に高い精度を有している。しか
しながら、これだけでは、入力側サンプリングクロック
や出力側サンプリングクロックにジッタ等があった場合
に、予測された出力タイミングと実際の出力タイミング
との誤差が累積されるおそれがある。そこで、デ―タ
“ｄ”を補正デ―タ“ｐ”を用いて微調整し、高精度で
安定した予測出力タイミングデ―タ“ｇ”を生成してい
る。
【００２４】つぎに、本発明におけるサンプリングレ―
トコンバ―タの第２実施例について、図５を参照して説
明する。
トコンバ―タの第２実施例について、図５を参照して説
明する。
【００２５】本実施例では、図２および図５からわかる
ように、第１実施例における１／Ｎ回路４２（線形補正
回路）の代わりに非線形補正回路４２ａを設けている。
その他の構成や機能等は第１実施例と同様である。
ように、第１実施例における１／Ｎ回路４２（線形補正
回路）の代わりに非線形補正回路４２ａを設けている。
その他の構成や機能等は第１実施例と同様である。
【００２６】第１実施例（図２参照）では、入出力のサ
ンプリングレ―トの変動による誤動作を防止するため
に、１／Ｎ回路４２（線形補正回路）を補正回路に用い
て補正を行っている。補正に際しては、入出力のサンプ
リングレ―トの微小な変動に対しては高精度の補正が要
求され、入出力のサンプリングレ―トの大きな変動に対
しては追従性のよい補正が要求される。しかしながら、
第１実施例における１／Ｎ回路４２では、Ｎの値を大き
くすると補正精度は良くなるがサンプリングレ―トの変
動に対する追従性は悪くなり、逆にＮの値を小さくする
とサンプリングレ―トの変動に対する追従性は良くなる
が補正精度は悪くなる。そのため、上記二つの要求を満
足させるためには、Ｎの値を入出力のサンプリングレ―
トの変動量に応じて切り換えるか、あるいはＦＩＦＯ４
０の段数を多くして対処する必要がある。
ンプリングレ―トの変動による誤動作を防止するため
に、１／Ｎ回路４２（線形補正回路）を補正回路に用い
て補正を行っている。補正に際しては、入出力のサンプ
リングレ―トの微小な変動に対しては高精度の補正が要
求され、入出力のサンプリングレ―トの大きな変動に対
しては追従性のよい補正が要求される。しかしながら、
第１実施例における１／Ｎ回路４２では、Ｎの値を大き
くすると補正精度は良くなるがサンプリングレ―トの変
動に対する追従性は悪くなり、逆にＮの値を小さくする
とサンプリングレ―トの変動に対する追従性は良くなる
が補正精度は悪くなる。そのため、上記二つの要求を満
足させるためには、Ｎの値を入出力のサンプリングレ―
トの変動量に応じて切り換えるか、あるいはＦＩＦＯ４
０の段数を多くして対処する必要がある。
【００２７】そこで、第２実施例では、入出力のサンプ
リングレ―トの微小な変動に対しては高精度の補正を行
い、入出力のサンプリングレ―トの大きな変動に対して
は追従性のよい補正を行うため、補正回路として図５に
示した非線形補正回路４２ａを設けている。この非線形
補正回路４２ａは、入力データ“ｎ”を奇数のべき乗
（例えば、３乗）した値を出力データ“ｏ”として生成
するものであり、その入出力関係（誤差データ“ｎ”と
補正データ“ｐ”との関係に対応）は、図６に示した通
りである。この非線形補正回路４２ａでは、図６の原点
に近い微小な誤差データ“ｎ”はより微小化されて補正
データ“ｐ”が生成される。これは、微小な誤差データ
“ｎ”に対して補正データ“ｐ”が大きすぎると、瞬間
瞬間の誤差変動による影響が大きくなり、その結果かえ
って安定性を損なうおそれがあるからである。また、非
線形補正回路４２ａでは、図６の原点から遠い大きな誤
差データ“ｎ”はより増幅化されて補正データ“ｐ”が
生成される。これは、入出力のサンプリングレ―トの大
きな変動に対して追従性のよい補正を行うためである。
また、非線形補正回路４２ａでは、例えば３乗カーブに
したがって補正データ“ｐ”が生成されるため、誤差が
増加し始めた段階では急激に増幅率が増大することはな
く、なめらかに追従させることができる。
リングレ―トの微小な変動に対しては高精度の補正を行
い、入出力のサンプリングレ―トの大きな変動に対して
は追従性のよい補正を行うため、補正回路として図５に
示した非線形補正回路４２ａを設けている。この非線形
補正回路４２ａは、入力データ“ｎ”を奇数のべき乗
（例えば、３乗）した値を出力データ“ｏ”として生成
するものであり、その入出力関係（誤差データ“ｎ”と
補正データ“ｐ”との関係に対応）は、図６に示した通
りである。この非線形補正回路４２ａでは、図６の原点
に近い微小な誤差データ“ｎ”はより微小化されて補正
データ“ｐ”が生成される。これは、微小な誤差データ
“ｎ”に対して補正データ“ｐ”が大きすぎると、瞬間
瞬間の誤差変動による影響が大きくなり、その結果かえ
って安定性を損なうおそれがあるからである。また、非
線形補正回路４２ａでは、図６の原点から遠い大きな誤
差データ“ｎ”はより増幅化されて補正データ“ｐ”が
生成される。これは、入出力のサンプリングレ―トの大
きな変動に対して追従性のよい補正を行うためである。
また、非線形補正回路４２ａでは、例えば３乗カーブに
したがって補正データ“ｐ”が生成されるため、誤差が
増加し始めた段階では急激に増幅率が増大することはな
く、なめらかに追従させることができる。
【００２８】なお、一般的に非線形補正回路４２ａの入
力デ−タ“ｎ”および出力データ“ｏ”はデジタルデ―
タであること等から、非線形補正回路４２ａの入出力関
係は図７あるいは図８に示すような折れ線状の関係で表
すこともできる。さらに一般的に言えば、この非線形補
正回路４２ａは、「入力デ−タ“ｎ”（誤差データ
“ｎ”）の絶対値の増加分に対する出力データ“ｏ”
（補正データ“ｐ”に対応）の絶対値の増加分の割合が
入力デ−タ“ｎ”（誤差データ“ｎ”）の絶対値が大き
くなるにしたがって大きくなるようにして出力データ
“ｏ”（補正データ“ｐ”に対応）を生成するもの」、
あるいは、「入力デ−タ“ｎ”（誤差データ“ｎ”）と
出力データ“ｏ”（補正データ“ｐ”に対応）との関係
が、入力デ−タ“ｎ”（誤差データ“ｎ”）の絶対値の
増加分に対する出力データ“ｏ”（補正データ“ｐ”に
対応）の絶対値の増加分の割合が入力デ−タ“ｎ”（誤
差データ“ｎ”）の絶対値が大きくなるにしたがって大
きくなるような関数に基くものであり、非線形補正回路
は当該関数をデジタル的に近似して補正データを生成す
るもの」として、定義することができる。
力デ−タ“ｎ”および出力データ“ｏ”はデジタルデ―
タであること等から、非線形補正回路４２ａの入出力関
係は図７あるいは図８に示すような折れ線状の関係で表
すこともできる。さらに一般的に言えば、この非線形補
正回路４２ａは、「入力デ−タ“ｎ”（誤差データ
“ｎ”）の絶対値の増加分に対する出力データ“ｏ”
（補正データ“ｐ”に対応）の絶対値の増加分の割合が
入力デ−タ“ｎ”（誤差データ“ｎ”）の絶対値が大き
くなるにしたがって大きくなるようにして出力データ
“ｏ”（補正データ“ｐ”に対応）を生成するもの」、
あるいは、「入力デ−タ“ｎ”（誤差データ“ｎ”）と
出力データ“ｏ”（補正データ“ｐ”に対応）との関係
が、入力デ−タ“ｎ”（誤差データ“ｎ”）の絶対値の
増加分に対する出力データ“ｏ”（補正データ“ｐ”に
対応）の絶対値の増加分の割合が入力デ−タ“ｎ”（誤
差データ“ｎ”）の絶対値が大きくなるにしたがって大
きくなるような関数に基くものであり、非線形補正回路
は当該関数をデジタル的に近似して補正データを生成す
るもの」として、定義することができる。
【００２９】本第２実施例においても第１実施例と同様
に、入力側サンプリングレートと出力側サンプリングレ
ートとの比に対応したデ―タ“ｄ”だけでも十分に高い
精度を有している。しかしながら、これだけでは、入力
側サンプリングクロックや出力側サンプリングクロック
にジッタ等があった場合に、予測された出力タイミング
と実際の出力タイミングとの誤差が累積されるおそれが
ある。また、入力側のサンプリングクロックや出力側の
サンプリングクロックに変化を与える等の理由によって
大きな変動が生じた場合には、予測された出力タイミン
グと実際の出力タイミングとの誤差が非常に大きくなる
おそれがある。そこで、デ―タ“ｄ”を補正デ―タ
“ｐ”を用いて調整し、入出力のサンプリングレートの
小さな変動に対しては高精度で安定した特性を持ち、か
つ入出力のサンプリングレートの大きな変動に対しては
速やかでなめらかな追従性を持つ、予測出力タイミング
デ―タ“ｇ”を生成している。
に、入力側サンプリングレートと出力側サンプリングレ
ートとの比に対応したデ―タ“ｄ”だけでも十分に高い
精度を有している。しかしながら、これだけでは、入力
側サンプリングクロックや出力側サンプリングクロック
にジッタ等があった場合に、予測された出力タイミング
と実際の出力タイミングとの誤差が累積されるおそれが
ある。また、入力側のサンプリングクロックや出力側の
サンプリングクロックに変化を与える等の理由によって
大きな変動が生じた場合には、予測された出力タイミン
グと実際の出力タイミングとの誤差が非常に大きくなる
おそれがある。そこで、デ―タ“ｄ”を補正デ―タ
“ｐ”を用いて調整し、入出力のサンプリングレートの
小さな変動に対しては高精度で安定した特性を持ち、か
つ入出力のサンプリングレートの大きな変動に対しては
速やかでなめらかな追従性を持つ、予測出力タイミング
デ―タ“ｇ”を生成している。
【００３０】
【発明の効果】本発明では、高精度でかつ安定した動作
が可能なサンプリングレ―トコンバ―タを得ることが可
能となる。
が可能なサンプリングレ―トコンバ―タを得ることが可
能となる。
【図１】本発明の実施例を示したものであり、サンプリ
ングレ―トコンバ―タの全体構成を示したブロック図で
ある。
ングレ―トコンバ―タの全体構成を示したブロック図で
ある。
【図２】第１実施例に係わるものであり、図１のタイミ
ングデータ生成ブロック１６の詳細な構成を示したブロ
ック図である。
ングデータ生成ブロック１６の詳細な構成を示したブロ
ック図である。
【図３】図１および図２の動作を示したタイムチャート
である。
である。
【図４】図１に示したサンプリングレ―トコンバ―タに
おける補間演算についての説明図である。
おける補間演算についての説明図である。
【図５】第２実施例に係わるものであり、図１のタイミ
ングデータ生成ブロック１６の詳細な構成を示したブロ
ック図である。
ングデータ生成ブロック１６の詳細な構成を示したブロ
ック図である。
【図６】図５の非線形補正回路の入出力関係を示した図
である。
である。
【図７】図５の非線形補正回路の入出力関係を示した図
である。
である。
【図８】図５の非線形補正回路の入出力関係を示した図
である。
である。
１２……出力側演算回路（第２信号生成回路） １７……サンプリングレ―ト比生成回路（第１デ―タ生
成回路） １８……微調整回路（第２デ―タ生成回路） １９……予測回路（第３デ―タ生成回路） ２１……比較＆補正回路 Ｄin……第１信号 Ｄou……第２信号 ｄ……第１デ―タ ｅ……第２デ―タ ｇ……第３デ―タ ｍ……第４デ―タ ｎ……誤差デ―タ ｐ……補正デ―タ
成回路） １８……微調整回路（第２デ―タ生成回路） １９……予測回路（第３デ―タ生成回路） ２１……比較＆補正回路 Ｄin……第１信号 Ｄou……第２信号 ｄ……第１デ―タ ｅ……第２デ―タ ｇ……第３デ―タ ｍ……第４デ―タ ｎ……誤差デ―タ ｐ……補正デ―タ
Claims (5)
- 【請求項１】 第１サンプリングレ―トの第１信号を第
２サンプリングレ―トの第２信号に変換するサンプリン
グレ―トコンバ―タにおいて、 上記第１サンプリングレ―トと上記第２サンプリングレ
―トとの比に対応した第１デ―タを生成する第１デ―タ
生成回路と、 上記第１デ―タを所定の補正デ―タを用いて補正した第
２デ―タを生成する第２デ―タ生成回路と、 上記第２信号の予測された出力タイミングに対応した第
３デ―タを上記第２デ―タに基いて生成する第３デ―タ
生成回路と、 上記第３デ―タと上記第２信号の実際の出力タイミング
に対応した第４デ―タとを比較して比較デ―タを生成す
る比較回路と、 上記比較デ―タに基いて上記補正デ―タを生成する補正
回路と、 上記第１信号および上記第３デ―タに基いて上記第２信
号を生成する第２信号生成回路とを有するサンプリング
レ―トコンバ―タ。 - 【請求項２】上記比較デ―タは上記第４デ―タに対する
上記第３デ―タの誤差を表す誤差デ―タである請求項１
に記載のサンプリングレ―トコンバ―タ。 - 【請求項３】上記補正回路は、上記誤差データを（１／
一定値）倍にして上記補正データを生成するものである
請求項２に記載のサンプリングレ―トコンバ―タ。 - 【請求項４】上記補正回路は、上記誤差データの絶対値
の増加分に対する上記補正データの絶対値の増加分の割
合が上記誤差データの絶対値が大きくなるにしたがって
大きくなるようにして上記補正データを生成するもので
ある請求項２に記載のサンプリングレ―トコンバ―タ。 - 【請求項５】上記誤差データと上記補正データとの関係
は、上記誤差データの絶対値の増加分に対する上記補正
データの絶対値の増加分の割合が上記誤差データの絶対
値が大きくなるにしたがって大きくなるような関数に基
くものであり、上記補正回路は当該関数をデジタル的に
近似して上記補正データを生成するものである請求項２
に記載のサンプリングレ―トコンバ―タ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5270451A JP3041564B2 (ja) | 1993-01-07 | 1993-10-28 | サンプリングレートコンバータ |
| EP93121081A EP0605895B1 (en) | 1993-01-07 | 1993-12-29 | Sampling rate converter |
| DE69317392T DE69317392T2 (de) | 1993-01-07 | 1993-12-29 | Abtastfrequenzumwandler |
| US08/176,560 US5481267A (en) | 1993-01-07 | 1994-01-03 | Sampling rate converter |
| KR1019940000097A KR970009871B1 (ko) | 1992-01-07 | 1994-01-05 | 샘플링 레이트 콘버터 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-1158 | 1993-01-07 | ||
| JP115893 | 1993-01-07 | ||
| JP5270451A JP3041564B2 (ja) | 1993-01-07 | 1993-10-28 | サンプリングレートコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260888A true JPH06260888A (ja) | 1994-09-16 |
| JP3041564B2 JP3041564B2 (ja) | 2000-05-15 |
Family
ID=26334332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5270451A Expired - Lifetime JP3041564B2 (ja) | 1992-01-07 | 1993-10-28 | サンプリングレートコンバータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5481267A (ja) |
| EP (1) | EP0605895B1 (ja) |
| JP (1) | JP3041564B2 (ja) |
| KR (1) | KR970009871B1 (ja) |
| DE (1) | DE69317392T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011504340A (ja) * | 2007-11-16 | 2011-02-03 | テラダイン・インコーポレーテッド | サンプルレート変換システムにおける補間係数を計算するための方法及び装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5617088A (en) * | 1994-01-26 | 1997-04-01 | Sony Corporation | Sampling frequency converting device and memory address control device |
| KR0165512B1 (ko) * | 1996-01-29 | 1999-03-20 | 김광호 | 면적영향 상관방법 및 이를 이용한 디지탈 영상신호에 대한 클럭레이트 변환방법 및 장치 |
| JPH10126218A (ja) * | 1996-10-15 | 1998-05-15 | Sony Corp | サンプリング周波数変換装置 |
| US5818888A (en) * | 1997-02-26 | 1998-10-06 | Ericsson, Inc. | Sample rate converter |
| US6005901A (en) * | 1997-02-27 | 1999-12-21 | Advanced Micro Devices | Arrangement for asynchronous decimation using a frequency ratio estimator and method thereof |
| US6061410A (en) * | 1997-02-27 | 2000-05-09 | Advanced Micro Devices | Frequency ratio estimation arrangement and method thereof |
| US6347123B1 (en) * | 1998-07-10 | 2002-02-12 | Qualcomm Incorporated | Low-current sample rate converter |
| DE19860720A1 (de) * | 1998-12-23 | 2000-06-29 | Siemens Ag | Verfahren zum Synchronisieren von mehreren digitalen Eingangssignalen |
| US6590510B2 (en) | 2000-06-16 | 2003-07-08 | Lionel Jacques Woog | Sample rate converter |
| GB0018490D0 (en) * | 2000-07-27 | 2000-09-13 | Element 14 Inc | Digital/analogue communication system |
| US7764758B2 (en) * | 2003-01-30 | 2010-07-27 | Lsi Corporation | Apparatus and/or method for variable data rate conversion |
| FR2858891B1 (fr) * | 2003-08-11 | 2005-10-28 | St Microelectronics Sa | Convertisseur de taux d'echantillonnage a augmentation ou diminution du taux d'echantilonnage |
| CN103594103B (zh) * | 2013-11-15 | 2017-04-05 | 腾讯科技(成都)有限公司 | 音频处理方法及相关装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197112A (ja) * | 1987-02-10 | 1988-08-16 | Sony Corp | デ−タ変換回路 |
| JPH02198072A (ja) * | 1989-01-27 | 1990-08-06 | Hitachi Ltd | デイジタル補間方式 |
| JPH0328899A (ja) * | 1989-06-26 | 1991-02-07 | Pioneer Electron Corp | オーディオ信号データ処理装置 |
| JPH03241916A (ja) * | 1990-02-19 | 1991-10-29 | Sony Corp | サンプリングレート変換装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3171426D1 (en) * | 1980-11-26 | 1985-08-22 | Studer Willi Ag | Method and circuit for converting the sampling frequency of a series of samples avoiding conversion into a continuous signal |
| ATE41840T1 (de) * | 1983-10-06 | 1989-04-15 | Studer Willi Ag | Verfahren und vorrichtung zur umsetzung einer eingangsabtastfolge in eine ausgangsabtastfolge. |
| JP2600236B2 (ja) * | 1987-12-29 | 1997-04-16 | ソニー株式会社 | サンプリング周波数変換回路 |
| US4896334A (en) * | 1988-10-24 | 1990-01-23 | Northern Telecom Limited | Method and apparatus for timing recovery |
| JP3190080B2 (ja) * | 1990-11-30 | 2001-07-16 | 株式会社東芝 | サンプリング周波数変換装置 |
| US5245667A (en) * | 1991-04-03 | 1993-09-14 | Frox, Inc. | Method and structure for synchronizing multiple, independently generated digital audio signals |
| JP2508616B2 (ja) * | 1992-12-21 | 1996-06-19 | 日本プレシジョン・サーキッツ株式会社 | サンプリングレ―トコンバ―タ |
-
1993
- 1993-10-28 JP JP5270451A patent/JP3041564B2/ja not_active Expired - Lifetime
- 1993-12-29 EP EP93121081A patent/EP0605895B1/en not_active Expired - Lifetime
- 1993-12-29 DE DE69317392T patent/DE69317392T2/de not_active Expired - Lifetime
-
1994
- 1994-01-03 US US08/176,560 patent/US5481267A/en not_active Expired - Lifetime
- 1994-01-05 KR KR1019940000097A patent/KR970009871B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63197112A (ja) * | 1987-02-10 | 1988-08-16 | Sony Corp | デ−タ変換回路 |
| JPH02198072A (ja) * | 1989-01-27 | 1990-08-06 | Hitachi Ltd | デイジタル補間方式 |
| JPH0328899A (ja) * | 1989-06-26 | 1991-02-07 | Pioneer Electron Corp | オーディオ信号データ処理装置 |
| JPH03241916A (ja) * | 1990-02-19 | 1991-10-29 | Sony Corp | サンプリングレート変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011504340A (ja) * | 2007-11-16 | 2011-02-03 | テラダイン・インコーポレーテッド | サンプルレート変換システムにおける補間係数を計算するための方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0605895A1 (en) | 1994-07-13 |
| EP0605895B1 (en) | 1998-03-11 |
| DE69317392T2 (de) | 1998-07-02 |
| US5481267A (en) | 1996-01-02 |
| JP3041564B2 (ja) | 2000-05-15 |
| DE69317392D1 (de) | 1998-04-16 |
| KR970009871B1 (ko) | 1997-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06260888A (ja) | サンプリングレートコンバータ | |
| US6016113A (en) | System for enhancing the accuracy of analog-digital-analog conversions | |
| US7414550B1 (en) | Methods and systems for sample rate conversion and sample clock synchronization | |
| KR20070064576A (ko) | Ｄ급 증폭기 | |
| JPH0645938A (ja) | フィードフォワード予知アナログ・デジタル変換器 | |
| WO2009145318A1 (ja) | Ａ／ｄ変換装置、およびサーボ制御装置 | |
| US4905101A (en) | Time base corrector | |
| JPH03241916A (ja) | サンプリングレート変換装置 | |
| KR100684245B1 (ko) | 데이터 전송 제어기 및 샘플링 주파수 변환기 | |
| US6263036B1 (en) | Asynchronous signal input apparatus and sampling frequency conversion apparatus | |
| US6819732B1 (en) | Asynchronous sample rate estimation using reciprocal frequency error minimization | |
| US20120054454A1 (en) | Sampling frequency converter | |
| US6088015A (en) | Waveform generator | |
| US20100271091A1 (en) | Method of fast tracking and jitter improvement in asynchronous sample rate conversion | |
| US6778621B1 (en) | Precision resampling system | |
| US7764758B2 (en) | Apparatus and/or method for variable data rate conversion | |
| JP3252298B2 (ja) | サンプリングレートコンバータ | |
| US7411527B2 (en) | Noise shaping quantizer | |
| US11923857B1 (en) | DTC nonlinearity correction | |
| US11876523B1 (en) | DPLL timing normalization | |
| US9258011B2 (en) | Efficient two-stage asynchronous sample-rate converter | |
| JPH0555917A (ja) | Ａ／ｄコンバータ | |
| JPH0568912B2 (ja) | ||
| JP3268867B2 (ja) | デジタルサーボ装置 | |
| JP2844944B2 (ja) | サンプリング周波数変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000203 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090310 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090310 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100310 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110310 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120310 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120310 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130310 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140310 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |