KR970004092B1

KR970004092B1 - 디지탈신호처리장치

Info

Publication number: KR970004092B1
Application number: KR1019920007426A
Authority: KR
Inventors: 아츠시 곤도
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1991-05-02
Filing date: 1992-05-01
Publication date: 1997-03-25
Also published as: JPH04330561A; KR920022668A; JP2680483B2; US5386529A

Abstract

내용 없음.

Description

디지탈신호처리장치

제 1 도는 본 발명의 1실시예의 구성도.

제 2 도는 본 발명의 1실시예의 동작을 나타낸 타이밍챠트.

제 3 도는 제로크로싱(zero crossing)에 의한 파라미터의 변경을 설명하기 위한 음향파형도.

제 4 도는 종래의 파라미터 변경방법을 설명하기 위한 타이밍챠트.

제 5 도는 종래의 다른 파라미터 변경방법을 설명하기 위한 플로우챠트.

제 6 도는 동방법을 설명하기 위한 표 2의 설명도.

제 7 도는 상기 종래의 파라미터 변경방법을 설명할 때 사용되는 신호파형도이다.

*도면의 주요 부분에 대한 부호의 설명*

1 : 인퍼페이스회로2 : 데이터 버퍼 RAM

3 : 버퍼 RAM 어드레스 카운터4 : 파라미터 기록 어드레스 카운터

5 : 어드레스 비교기6-1, 6-2 : 포인터

7-1 : 계수 RAM7-2 : 오프셋 데이터 RAM

8 : 계수레지스터9 : 피승수레지스터

10 : 승산기(MPY)11 : 승산결과 레지스터

13 : 제로크로싱 검출회로25 : 데이터 버스

28-1, 28-2 : 3상태 버퍼29 : 제어장치

48 : 외부 RAM

[산업상의 이용분야]

본 발명은 음향신호의 등화(equalize), 음장(音場)재생, 잔향(殘響)부가 등을 실행하는 경우에 적합한 디지탈신호처리장치에 관한 것이다.

[종래의 기술 및 그 문제점]

종래, 그래픽 등화(graphic equalizer)를 비롯한 각종 필터링에 의한 음질의 가공에 사용되는 디지탈신호처리장치는, 필터의 파라미터를 변경함으로써 좋은 음질가공을 실현하도록 되어 있었다. 또, 콘서트 홀(concert hole) 등의 임장감(臨場感) 넘치는 음장공간재생을 위해 사용되는 디지탈신호처리장치는, 그 에코 패턴(echo pattern; 임펄스응답이라 칭한다)을 모델화해서 음장재생, 잔향부가 등을 행하도록 되어 있었다. 이러한 경우, 디지탈신호처리장치는 음악소프트나 청취실의 상태에 맞추어 승산연산(乘算演算) 또는 데이터지연용 RAM에 대한 어드레스생성 등에 필요한 파라미터(계수 또는 오프셋 어드레스)를 변경하는 것이 필요하다. 한편, 종래에 상기 파라미터를 변경하는 경우에는 이하에 나타낸 바와 같은 방법이 이용되고 있었다.

제 1 의 방법은, 마이크로컴퓨터 등과 같은 제어장치로부터 변경하는 파라미터를 송신할 때의 데이터 랫치 펄스를 이용해서 파라미터를 개서(改書 : 바꿔쓰기)하는 것이다. 이것은, 예컨대 제 4 도 (a)~제 4 도(c)에 나타낸 바와 같이 파라미터 데이터를 받아들이기 위한 데이터 랫치 펄스신호[동도(a) 참조], 파라미터 데이터신호[동도 (b) 참조] 및 데이터 시프트 클럭(동도 (c) 참조]에 의해 파라미터를 송신하도록 되어 있다. 이때, 데이터 랫치 펄스를 이용해서 생성하는 파라미터 기록신호는 프로그램 진행중의 어디에서 발생하는가 부정(不定)이다. 이 때문에, 파라미터 기록신호가 신호처리연산 중에 발생하는 경우가 있다. 이때, 연산 또는 데이터지연 RAM의 억세스에 필요한 파라미터가 독출되지 않기 때문에, 이상한 신호처리로 되어 음의 단절(斷絶)이나 잡음의 발생원인으로 된다.

제 2의 방법은 신호처리의 1 단위의 대응하는 명령(instruction) RAM 내에 신호처리에서는 사용되지 않되 파라미터를 저장하기 위한 빈 영역을 설치하고, 조건분기처리를 이용해서 파라미터의 개서를 행하는 것이다. 디지탈신호처리장치는 프로그램 카운터에 의해 지배되고 있다. 프로그램 카운터는 입력되는 음향신호의 샘플링주기(신호처리간격)에 동기된 신호(이하, FS-RST라 칭한다)에 의해 0으로 클리어되어 명령사이클마다 순차적으로(점프, 서브루틴을 포함해서)진행한다. 따라서, FS-RST 입력시마다 동일한 프로그램을 반복한다. 그래서, 개서처리를 실행하기 위해 프로그램의 최후에 조건조작명령(OPB 명령)과 조건점프명령(JMP 명령)을 설치해 놓는다. 파라미터 개서시의 소스 프로그램(source program)을 표 1에 나타내고, 파라미터 개서시의 플로우챠트를 제 5 도에 나타낸다.

[표 1]

여기서, INST플래그(instruction set flag)는 제어장치로부터 인터페이스 블럭으로의 데이터전송이 종료하고, 명령 RAM으로 기록하는 상태로 된 시점에서 셋트(ON)된다. ERQ 플래그(request flag)는 이 경우 OFF로 한다. 프로그램 최후의 OPB 명령으로 INST 플래그를 판정해서 INST 플래그가 ON이며, 개서처리상태로 된다. 이때, 명령 RAM의 개서만 실행하고, 다른 명령은 마스크된다. 한편, INST 플래그가 OFF일때는 OPB 명령은 실행되지 않고 다음의 JMP 명령을 실행한다. ERQ 플래그는 OFF이므로, 이 JMP 명령은 일종의 대기명령(HLT 명령)으로 되어 FS-RST 입력을 대기하게 된다. FS-RST 입력에 의해 프로그램 카운터는 0으로 클리어되어 0번지로부터 프로그램을 개시한다. 이상과 같이 해서 명령 RAM의 개서가 가능하게 된다. 이하에 개서하는 명령을 나타낸다.

(*1) 파라미터 RAM(예컨대, 계수 RAM)의 개서개시어드레스 지정명령.

(*2) 개서하는 파라미터분의 이미디어트 데이터(immediate data)를 로드하는 명령.

(*3) 자기자신으로의 점프명령 및 ERQ 플래그가 리셋트명령.

여기서, (*2)의 이미디어트 데이터거 개서하는 파라미터 데이터이다. 또, 이미디어트 데이터의 로드시마다 파라미터 RAM의 개서어드레스는 인크리먼트(+1)된다. 제어장치로부터 (*1)~(*3)의 명령을 송신하여 명령개서 한 후, 프로그램은 표 2 및 제 6 도와 같이 되고, ERQ 플래그는 ON상태에서 FS-RST 입력을 대기하게 된다.

[표 2]

ERQ 플래그는 (*3)의 명령송신시에 셋트(ON)된다. 따라서, 다음의 FS-RST 입력에 의해 개시되는 1회째의 루틴에서는, 파라미터 개서 프로그램의 최초의 JMP 명령중의 조건 (ERQ 플래그가 OFF)이 성립하지 않으므로, JMP 명령은 무효로 되고, 다음 번지의 프로그램을 실행한다. 이 번지로부터 (*1)~(*3)의 명령이 실행되어 순차축적된 명령 RAM으로부터 일거에 파라미터 RAM으로 파라미터가 로드된다. (*3)의 JMP명령으로 대기(HLT) 상태로 되어 FS-RST 입력을 대기함과 더불어 ERQ 플래그를 리셋트(OFF)한다. 다음의 2회째의 루틴에서는 최초의 JMP 명령이 유효로 되어 점프처의 어드레스(ADRS2)에서 대기(HLT) 상태로 된다.

이상과 같이 해서 파라미터의 개서를 행할 수 있지만, 샘플링주기에 실행할 수 있는 프로그램 스텝중에 개서하는 파라미터분의 스텝+3스텝(OPB, JMP 2개) 분의 영역을 비워 놓지 않으면 안되고, 개서하는 파라미터가 많아지면 많아질수록 본래 지니고 있던 신호능력을 저하시켜 마이크로컴퓨터 등의 제어장치에 대해 파라미터를 개서할 때마다 명령을 송신하지 않으면 안된다고 하는 큰 부담을 지게 되는 결점이 있다.

또, 상기 2예의 종래의 방법의 경우, 개서한 파라미터가 특히 이득제어계수일 때는 음향신호가 제 7 도 (b)에 나타낸 바와 같이 제 7 도 (b)의 파라미터 변화타이밍에서 불연속파형(A)으로 되어 노이즈를 발생시키는 결점도 있다.

[발명의 목적]

이에 본 발명은 상기한 바와 같은 결점을 해결하기 위해 이루어진 것으로, 주로 음향신호의 등화, 음장재생, 잔향부가 등을 실행하는 디지탈신호 처리장치에 관해 등화의 주파수특성, 음장재생, 잔향부가특성을 변경할 때에, 음악을 들으면서 노이즈를 발생시키지 않고 스무드(smooth)하게 상기 특성을 변경할 수 있고, 게다가 신호처리기간이 최대로 사용되어 신호처리 능력을 떨어뜨리지 않도록 된 디지탈신호처리장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위해 본 발명은, (1) 승산연산 또는 외부메모리에 대한 어드레스생성에 필요한 파라미터 데이터를 순차적으로 제어장치로부터 송신해서 버퍼 메모리에 기록한 후, 그 메모리에 기록된 파라미터 데이터를 일거에 개서하는 기능을 갖춘 디지탈신호처리장치에 있어서, 상기 버퍼 메모리에 기록된 파라미터 데이터가 기록되는 파라미터용 내부메모리에 대해, 상기 제어장치로부터 설정되는 어드레스와 프로그램에 의해 제어되고 있는 상기 파라미터용 내부메모리의 어드레스를 비교해서 상기 버퍼 메모리로부터 독출한 파라미터 데이터를 상기 내부메모리에 기록하기 위한 제어신호를 생성하는 수단을 설치하고, 상기 버퍼 메모리로부터 독출한 파라미터 데이터를 상기 내부메모리에 기록함과 더불어 승산연산 또는 외부메모리의 어드레스생성에 사용하는 수단을 갖춘 것을 특징으로 하는 디지탈신호처리장치이다. 또 본 발명은, (2) 상기 파라미터에 기초하여 변화되는 음향신호에 대응하는 디지탈신호의 제로크로싱을 검출한 후, 상기 버퍼 메모리로부터 독출한 파라미터 데이터를 상기 내부메모리에 기록함과 더불어 그 데이터를 승산 또는 외부메모리의 어드레스 생성에 사용하는 수단을 갖춘 상기 (1)에 기재된 디지탈신호처리장치이다.

[작용]

즉 상기와 같이 구성된 본 발명은, 버퍼 메모리의 어드레스와 프로그램에 의해 제어되고 있는 내부메모리의 어드레스를 비교하고, 버퍼 메모리의 출력을 이용해서 버퍼 메모리로부터 내부메모리로의 데이터기록중에 내부메모리 출력데이터를 받아들이는 레지스터에 대해 내부메모리 출력이 중단되지 않도록 하며, 또 음향신호의 제로크로싱시점에서 상기 데이터의 처리를 행함으로써 노이즈원인 등이 생기지 않도록 하고 있다. 또, 본 발명은 상기 종래장치의 제 2 의 방법과 같이 신호처리기간에 파라미터변환용 빈 영역을 설치하지 않고, 신호처리기간을 최대로 사용하도록 함으로써, 신호처리 능력의 저하를 방지하고 있다.

[실시예]

이하, 도면을 참조해서 본 발명의 1 실시예를 상세히 설명한다.

제 1 도는 본 발명의 1 실시예에 따른 디지탈신호처리장치(digital signal processor : DSP)의 구성을 나타낸 블럭도로서, 그래픽 등화를 비롯한 각종 필터링에 의한 음질가공이나, 음장재생, 잔량부가 등의 디지탈신호처리에서의 승산을 행하는 것을 나타내고 있다.

이 디지탈신호처리장치는, 인퍼페이스회로(1), 데이터를 순차적으로 저장하는 데이터 버퍼 RAM(2), 데이터 버퍼 RAM 어드레스 카운터(3), 데이터 기록 어드레스 카운터(4), 어드레스 비교기(5), 포인터(6-1, 6-2), 계수 RAM(7-1), 오프셋 데이터 RAM(7-2), 계수레지스터(8), 피승수레지스터(9), 승산기(MPY;10), 승산결과를 저장하는 레지스터(11), 음향신호의 제로크로싱 검출회로(13), 데이터 버스(25), 기록이네이블신호에 의해 개폐가 제어되는 3상태 버퍼(tri-state buffer; 28-1, 28-2), 셀렉터(31), ALU(39), 외부 RAM에 대한 어드레스를 생성하는 어드레스 발생회로(41), 외부 RAM에 대한 제어신호를 생성하는 제어신호 발생회로(42), 직렬입력 레지스터(SIPO; 44), 병렬출력 레지스터(PO; 45) 및 병렬입력 레지스터(PI; 46)로 구성되어 있다. 또한, 이 도면에서 도면부호 29는 제어장치로서 마이크로컴퓨터 등으로 이루어진다.

마이크로컴퓨터 등의 제어장치(29)로부터의 송신제이터는 인터페이스회로(1)에 공급하고, 또 인터페이스회로(1)에는 어드레스 카운터(3)의 출력과 제로크로싱 검출회로(13)의 출력이 공급된다. 인터페이스회로(1)로부터의 데이터 기록 개시어드레스는 기록 어드레스 카운터(4)에 공급된다. 어드레스 비교기(5)는, 기록 어드레스 카운터(4)로부터의 데이터 기록 어드레스와, 포인터(6-1)로부터의 계수 RAM(7-1)의 어드레스나 포인터(6-2)로부터의 오프셋 데이터 RAM(7-2)의 어드레스 중 어느 하나를 선택하는 셀렉터(31)에 의해 선택된 어드레스를 비교한다. 이들 어드레스가 서로 일치하고, 제어장치(29)가 인터페이스회로(1)를 통해 기록허가신호를 생성한 후에, 계수 RAM(7-1)과 오프셋 데이터 RAM(7-2)의 독출/기록단자(R/W)에 기록 허가를 위한 기록이네이블신호를 공급한다. 이 기록이네이블신호는 상기 RAM들이 기록허가상태로 되도록 3상태 버퍼(28-1, 28-2)의 제어단자에도 공급된다.

변경하는 데이터는 인터페이스회로(1)를 통해 제어장치(29)로부터 데이터 버퍼 RAM(2)으로 공급되고, 어드레스 카운터(3)에 의해 지정된 어드레스에 따른 위치에 저장된다. 그 후, 변경하는 데이터는 데이터 버퍼 RAM(2)으로부터 3상태 버퍼(28-1, 28-2)의 각 입력단자로 공급된다. 포인터(6-1)로부터의 어드레스는 계수 RAM(7-1)의 어드레스 입력단자에 공급되고, 포인터(6-2)로부터의 어드레스는 오프셋 데이터 RAM(7-2)의 어드레스 입력단자에 공급된다.

계수 RAM(7-1)의 입/출력단자(I/O)는 계수 레지스터(8)의 제 1 입력단자에 접속되고, 계수 RAM(7-1)은 승산기(10)의 승산에 사용하는 계수데이터를 공급한다. 계수레지스터(8)의 제 2 입력단자는 데이터 버스(25)에 접속됨과 더불어 피승수레지스터(9)의 입력단자에 접속된다. 피승수레지스터(9)와 계수레지스터(8)의 각각의 출력은 승산기(10)에 공급된다. 승산기(10)의 출력은 레지스터(11)에 공급되고, 이 레지스터(11)의 출력은 데이터 버스(25) 상에 공급된다.

데이터 버스(25)를 통해 연산데이터가 공급되는 ALU(39)는, 그 연산결과를 데이터 버스(25) 상에 공급한다.

오프셋 데이터 RAM(7-2)의 데이터 입/출력단자(I/O)로부터의 오프셋 데이터는 외부 RAM(48)에 대한 어드레스를 생성하는 어드레스 발생회로(41)와, 외부 RAM(48)에 대한 제어신호를 생성하는 제어신호 발생회로(42)에 공급된다. 외부 RAM(48)의 어드레스 입력단자에는 오프셋 데이터 RAM(7-2)으로부터 독출한 오프셋 데이터에 기초하여 어드레스 발생회로(41)에서 생성한 어드레스가 공급된다. 제어신호 발생회로(42)에서 생성한 제어신호, 즉 행어드레스 스트로브신호, 열어드레스 스트로브신호, 독출/기록신호 및 출력이네이블신호는, 외부 RAM(48)의 제어입력단자(RAS, CAS, R/W, OE)에 각각 공급된다.

외부 RAM(48)의 입/출력단자(I/O)는 병렬출력 레지스터(PO; 45)의 출력 단자와 병렬입력 레지스터(PI; 46)의 입력단자의 각각에 접속된다. 외부 RAM(48)으로부터 독출한 데이터는 병렬입력 레지스터(46)에 공급되고, 이 레지스터(46)의 출력은 데이터 버스(25)상에 공급된다. 데이터 버스(25)로부터 레지스터(45)로 독출한 데이터는 외부 RAM(48)에 기록된다.

음향신호는 이것을 디지탈 데이터로 변환하는 A/D 컨버터(49)에 공급된다. 이 컨버터(49)로부터의 디지탈 데이터는 직렬입력 레지스터(SIPO; 44)에 공급되고, 이 직렬입력 레지스터(44)의 출력은 데이터 버스(25)상에 공급됨과 더불어 제로크로싱 검출회로(13)에 공급된다.

다음에는 이와 같이 해서 구성된 디지탈신호처리장치의 동작을 설명한다. 예컨대, 그래픽 등화 등과 같은 신호처리에 사용되는 IIR 2차 디지탈 필터 연산은 5개 이상의 계수를 필요로 한다. 또, 10Hz 이하의 차단주파수를 갖는 저역통과필터 연산의 경우는 계수배 정밀도연산(coefficient dou ble-precision operation)이 필요하므로 10개 이상의 계수를 필요로 한다.

따라서, 등화의 필터특성을 실시간에 변경하기 위해서는 이들 계수를 한번(1샘플링 기간내)에 개서하지 않으면 안된다.

먼저, 제어장치(29)로부터 데이터 버퍼 RAM(2)으로 송신하는 데이터항목의 수를 인터페이스회로(1)에 설정한다. 그 다음에, 제어장치(29)로부터 인터페이스회로(1)를 매개해서 변경하는 데이터를 데이터 버퍼 RAM(2)에 기록한다. 버퍼 RAM 어드레스 카운터(3)는 0으로부터 스타트해서 설정된 갯수의 데이터를 버퍼 RAM(2)에 기록한 후, 0으로 클리어되어 카운트를 정지한다. 상기 제어장치(29)로부터 데이터 버퍼 RAM(2)으로의 데이터 기록은 프로그램의 진행(디지탈신호처리)과는 독립적으로 실행된다.

필터의 계수는 계수 RAM(7-1)의 어드레스의 내림차순 또는 올림차순으로 배치(본 발명의 경우는 내림차순으로 가정한다)되기 때문에, 어드레스 카운터(3)의 카운트값 "0"으로부터 계수 RAM(7-1)의 계수데이터의 배치에 맞추어 제어장치(29)에 의해 인터페이스회로(1)를 통하여 데이터 버퍼 RAM(2)으로 변경데이타를 기록한다. 그 다음에 제어장치(29)로부터 데이터 기록 개시어드레스를 기록 어드레스 카운터(4)에 설정하게 되는데, 이 어드레스의 설정은 데이터 버퍼 RAM(2)으로의 데이터 기록전에 실행해도 좋다. 이 상황에서 제어장치(29)로부터 기록개시신호를 송신하고, 인터페이스회로(1)를 매개해서 기록허가신호를 어드레스 비교기(5)에 공급하도록 되어 있다. 포인터(6-1)는 프로그램진행에 따라 1만큼 인크리먼트(+1)되어 계수 RAM(7-1)으로부터 계수데이터를 계수레지스터(8)에 설정한다. 포인터(6-1)로부터의 계수 RAM(7-1)의 어드레스와 기록 어드레스 카운터(4)로부터의 데이터 기록(개시)어드레스가 일치하면, 어드레스 비교기(5)는 계수 RAM(7-1)에 기록이네이블신호를 공급한다. 이들 어드레스가 서로 일치하고 있는 기간에, 데이터 버퍼 RAM(2)의 어드레스값 "0"의 변경데이터출력을 계수 RAM(7-1)에 기록하고, 그와 동시에 계수레지스터(8)로 공급되는 계수데이터는 계수 RAM(7-1)의 출력데이터로부터 데이터 버퍼 RAM(2)의 출력데이터(변경데이터)로 절체된다. 계수포인터(6-1)가 +1됨과 동시에 데이터 기록 어드레스 카운터(4)와 버퍼 RAM 어드레스 카운터(3)도 +1이 된다. 이 동작을 버퍼 RAM 어드레스 카운터(3)의 카운트값이 이전에 설정한 변경하는 데이터수에 도달할 때까지 실행한다. 최후의 데이터의 계수 RAM(7-1)과 계수레지스터(8)에 대한 기록이 종료되면, 기록 어드레스 카운터(4)는 +1되어 카운트를 정지하고, 어드레스 카운터(3)는 0으로 클리어되어 카운트를 정지한다.

이제까지의 설명은 계수 RAM(7-1)의 데이터변경에 촛점을 맞추어 이루어졌다. 이것은 기본적으로 오프셋 데이터 RAM(7-2)의 데이터변경에도 적용할 수 있다. 이 경우, 오프셋 데이터 RAM(7-2)으로부터 독출한 오프셋 데이터 외부 RAM(48)에 대한 어드레스 발생회로(41)와 외부 RAM(48)에 대한 제어신호 발생회로(42)에 공급된다. 어드레스 발생회로(41)는 외부 RAM(48)에 대한 어드레스를 생성한다. 그리고, 제어신호 발생회로(42)는 외부 RAM(48)의 동작을 제어하기 위한 각종의 제어신호, 예컨대 행어드레스 스트로브신호, 열어드레스 스트로브신호, 독출/기록신호 및 출력이네이블신호 등을 생성한다. 이 경우, 데이터는 어드레스 발생회로(41)로부터의 어드레스 및 제어신호 발생회로(42)의 출력에 의해 외부 RAM(48)으로부터 독출되거나, 외부 RAM(48)에 기록된다.

이상 설명한 바와 같이, 기록어드레스 카운터(4)로부터의 데이터기록 어드레스와 포인터(6-1)로부터 계수 RAM(7-1)으로 공급되는 어드레스를 비교해서 이들 어드레스가 서로 일치하고 있는 기간에 데이터 버퍼 RAM(2)으로부터 독출한 데이터(계수데이터)를 계수 RAM(7-1)에 기록함과 동시에 계수레지스터(8)에 설정함으로써, 계수레지스터(8)에서 보면 계수데이터는 계수 RAM(7-1)의 기록기간중에도 중단되지 않고 공급되어 필터연산을 중단하는 일없이 계속 실행해서 필터연산에 필요한 계수를 한번에 변경할 수 있게 된다. 또, 신호처리기간에 종래처럼 빈 영역을 설치하지 않고 신호처리기간을 최대로 사용하기 때문에, 디지탈신호처리장치가 지닌 신호처리능력을 조금도 저하시키지 않게 된다.

제 2 도는 이상의 동작의 타이밍챠트로 변경하는 파라미터의 수가 4개인 경우이다. 이 제 2 도에 있어서, (a)는 디지탈신호처리장치의 시스템 블럭을 나타내고, (b)는 프로그램 카운터(도시하지 않음)의 카운트값을 나타낸다. 이 프로그램 카운터의 카운트값은 시스템 클럭에 동기하여 카운트업(countup)된다. 또, (c)는 계수 RAM(7-1)의 어드레스(SF)를 나타내고, (d)는 파라미터 기록 어드레스, (e)는 데이터 버퍼 RAM(2)의 어드레스(SH), (f)는 계수 RAM(7-1) 또는 오프셋 데이터 RAM(7-2)에 대한 기록이네이블신호(SI), (g)는 계수 RAM(7-1)으로부터 독출한 데이터(SJ), (k)는 데이터 버퍼 RAM(2)으로부터 독출한 데이터(SK), (i)는 계수레지스터(8)에 지정된 데이터, (j)는 카운터(3)의 카운트허가기간, (h)는 카운터(3)의 카운터 클럭을 각각 나타낸다.

이 제 2 도로부터 알 수 있는 바와 같이, 동도(f)의 기록이네이블신호(SI)가 활성화상태(저레벨)로 되어 데이터 버퍼 RAM(2)으로부터 계수 RAM(7-1)으로 데이터를 기록하고 있는 동안, 동도(g)의 계수 RAM(7-1)의 출력(SJ)은 고임피던스상태이지만, 이 기간동안에 3상태 버퍼(28-1, 28-2)가 열려 어드레스 카운터(3)의 클럭에 동기하여 변경되는 데이터가 데이터 버퍼 RAM(2)으로부터 직접 계수레지스터(8)로 중단되는 일없이 송출된다.

제 3 도 (a) 및 제 3 도(b)에 나타낸 바와 같이, 음향신호의 디지탈신호처리에서는 샘플링 데이터로서 부호부가 수치표현(sign-added numeral represen tation ; 예컨대 2의 보수표현)을 사용한다. 이 때문에, "0"데이터를 기준으로 하여 플러스측으로부터 마이너스측(m→m+1) 또는 마이너스측으로부터 플러스측(m+7→m+8)으로 데이터가 변화할 때, 부호비트가 "1"로부터 "0" 또는 "0"으로부터 "1"로 변화하게 된다(이 상태를 이후에는 제로크로싱이라 칭한다). 상기 기록개시신호를 인터페이스회로(1)에 설정한 후, 이전의 샘플링 입력데이터와 현재의 샘플링 입력데이터의 부호비트를 제로크로싱 검출회로(13)로 검출하여 어드레스 비교기(5)에 대해 기록허가신호를 공급하고 상기 데이터의 개서동작을 실행한다.

제로크로싱점(zero crossing point) 근방의 데이터는 0에 가깝기 때문에, 이것에 데이터(특히, 이득파라미터)를 승산해도 변화량은 작다. 따라서, 처리된 신호출력데이터는 불연속파형, 즉 제 7 도의 A의 파형으로 되지 않기 때문에, 노이즈를 발생시키지 않고 데이터의 변경을 실행할 수 있게 된다. 제 3 도(a)는 데이터변경전의 음향신호를 나타내고, 제 3 도(b)는 동음향신호가 제로크로싱점에서 데이터변경되는 상태를 나타내고 있다. 이 제 3 도(b)의 파형으로 알 수 있는 바와 같이, m, m+1점 사이 이후의 음향파형이 데이터변경된 음향파형이다.

한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명의 디지탈신호처리장치에 의하면, 다음과 같은 효과를 발휘한다.

승산연산 또는 외부메모리에 대한 어드레스생성에 필요한 파라미터를 제어장치로부터 송신해서 복수개의 파라미터를 버퍼 메모리에 기록한 후, 파라미터용 내부메모리에 대해, 상기 제어장치로부터 설정되는 어드레스와 프로그램에 의해 제어되고 있는 파라미터용 내부메모리의 어드레스를 비교해서 버퍼 메모리로부터 독출한 데이터를 상기 내부메모리에 기록하기 위한 제어신호를 생성함으로써, 음악을 들으면서 좋은 음장재생이나 그래픽 등화의 특성을 변경하는 조작을 행하는 경우, 디지탈신호처리를 중단시키 않고 파라미터를 변경할 수 있게 된다. 또, 상기 버퍼 메모리로부터 독출한 데이터를 상기 내부메모리에 기록함과 동시에 그 데이터를 승산연산 또는 외부메모리의 어드레스생성에 사용하고, 상기 내부메모리에 대해 기록을 실행할 때 승산연산 또는 외부메모리로의 어드레스생성에 대해 상기 버퍼 메모리로부터 독출한 데이터를 사용함으로써, 파라미터를 변경하는 신호처리 연산과 상기 내부메모리에 대한 파라미터 변경은 프로그램한 디지탈신호 처리연산에 조금도 영향을 미치지 않게 되고, 신호처리능력을 조금도 저하시키지도 않게 된다. 또, 상기 종래예의 제 2 의 방법과 같이 신호처리의 1단 위내(예컨대, 1심플링기간내)에 파라미터변경을 위해 빈 영역을 설치할 필요가 없고, 신호처리의 1단위를 최대로 활용할 수 있기 때문에, 신호처리능력을 저하시키지 않고 파라미터를 한번에 변경할 수 있게 된다. 그리고, 디지탈신호의 제로크로싱을 검출한 후, 상기 파라미터 변경동작을 행할 때, 처리된 신호출력데이터는 불연속파형으로 되지 않으며, 노이즈를 발생시키지 않고 파라미터의 변경을 실시간에 실행할 수 있다고 하는 우수한 효과를 얻을 수 있다.

Claims

승산기에서의 승산 또는 외부메모리에 대한 어드레스생성에 필요한 데이터를 순차적으로 제어장치(29)로부터 송신해서 버퍼 메모리(2)에 기록한 후, 그 메모리(2)에 기록된 데이터를 1샘플링기간내에 내부메모리에 기록하는 디지탈신호처리장치에 있어서, 상기 버퍼 메모리(2)에 기록된 데이터가 기록되는 상기 내부메모리에 대해, 상기 제어장치(29)로부터 설정되는 어드레스와 프로그램에 의해 제어되는 상기 내부메모리의 어드레스를 비교해서 상기 버퍼 메모리(2)로부터 독출한 데이터를 상기 내부메모리에 기록하기 위한 제어신호를 생성하는 제어1수단(5)과, 상기 버퍼 메모리(2)로부터 독출한 데이터를 상기 내부메모리에 기록함과 더불어 상기 승산기에서의 승산 또는 외부메모리에 대한 어드레스생성에 사용하는 제2수단(28-1, 28-2)을 구비한 것을 특징으로 하는 디지탈신호처리장치.
제 1 항에 있어서, 데이터에 기초하여 변화하는 음향신호에 대응하는 디지탈신호의 제로크로싱을 검출한 후, 상기 버퍼 메모리(2)로부터 독출한 데이터를 상기 내부메모리에 기록함과 더불어 그 데이터를 승산 또는 외부메모리에 대한 어드레스생성에 사용하는 제로크로싱 검출수단(13)을 더 구비한 것을 특징으로 하는 디지탈신호처리장치.
제 1 항에 있어서, 상기 내부메모리는 계수 RAM(7-1)이고, 상기 데이터는 승산기에 대한 계수데이터이며, 이 계수데이터가 승산에 사용되는 것을 특징으로 하는 디지탈신호처리장치.
제 1 항에 있어서, 상기 내부메모리는 오프셋 데이터 RAM(7-2)이고, 상기 데이터는 이 오프셋 데이터 RAM(7-2)의 오프셋 데이터이며, 이 오프셋 데이터가 상기 외부메모리에 대한 어드레스생성에 사용되는 것을 특징으로 하는 디지탈신호처리장치.
제어장치(29)로부터 송신되는 변경 데이터를 저장하는 데이터 버퍼 메모리수단(2)과, 상기 데이터 버퍼 메모리수단(2)에서 제 1 어드레스를 지정하는 제 1 어드레스 카운터수단(3), 상기 제어장치(29)로부터 상기 데이터의 변경 개시어드레스를 받아들인 후, 데이터 기록 어드레스를 생성하는 제 2 어드레스 카운터수단(4), 상기 데이터를 저장하는 내부메모리수단, 상기 내부메모리수단에서 제 2 어드레스를 지정하는 포인터수단(6-1, 6-2), 상기 제 2 어드레스 카운터수단(4)으로부터의 변경개시어드레스와 상기 포인터수단(6-1, 6-2)으로부터의 제 2 어드레스를 비교해서 이들 어드레스가 서로 일치할 때 상기 내부메모리수단을 기록허가상태로 하는 어드레스 비교수단(5) 및, 상기 어드레스 비교수단(5)에 의해 상기 내부메모리수단이 기록허가상태로 된 경우에, 상기 데이터 버퍼 메모리수단(2)에서 변경하는 데이터를 상기 내부메모리수단으로 송출하는 송출수단(28-1, 28-2)을 구비한 것을 특징으로 하는 디지탈신호처리장치.
제 5 항에 있어서, 음향신호에 대응하는 디지탈신호의 제로크로싱을 검출한 후, 상기 데이터 버퍼 메모리(2)로부터 독출한 데이터를 상기 내부메모리에 기록함과 더불어 그 데이터를 승산 또는 외부메모리에 대한 어드레스생성에 사용하는 제로크로싱 검출수단(13)을 더 구비한 것을 특징으로 하는 디지탈신호처리장치.
제 5 항에 있어서, 상기 내부메모리수단은 계수 RAM(7-1)을 포함하고 있는 것을 특징으로 하는 디지탈신호처리장치.
제 5 항에 있어서, 상기 내부메모리수단은 오프셋 데이터 RAM(7-2)을 포함하고 있는 특징으로 하는 디지탈신호처리장치.
프로그램의 제어하에 동작하는 디지탈신호처리장치에 있어서, 제 1 데이터가 저장되어 있는 내부메모리(7-1)와, 상기 내부메모리(7-1)에 접속되어 상기 제 1 데이터를 받아들이는 레지스터(8), 상기 레지스터(8)에 접속되어 상기 레지스터로부터 상기 제 1 데이터를 받아들여 이 제 1 데이터를 이용해서 소정의 기능을 실행하는 논리회로(10), 상기 제 1 데이터중 선택된 데이터를 대체하기 위해 사용되는 제 2 데이터가 저장되어 있는 데이터 버퍼 메모리(2), 상기 제 2 데이터의 기록 개시어드레스를 함유하고 있는 기록 개시어드레스 카운터(4), 상기 내부메모리의 현재의 어드레스를 함유하고 있는 포인터(6-1), 상기 포인터(6-1) 및 상기 기록 개시어드레스 카운터(4)에 접속되어 상기 현재의 어드레스와 상기 기록 개시어드레스를 비교하는 비교기(5), 상기 제 2 데이터의 상기 버퍼 메모리(2)로의 송출을 제어하는 제어장치(29) 및, 상기 비교기(5)에서 상기 현재의 어드레스와 상기 기록 개시어드레스가 일치한다고 판단된 경우에, 상기 제 2 데이터를 상기 내부메모리에 기록함과 동시에 상기 제 2 데이터를 상기 레지스터(8)로 송출하는 송출수단(28-1)을 구비한 것을 특징으로 하는 디지탈신호처리장치.