JPH0620272B2 - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
- Publication number
- JPH0620272B2 JPH0620272B2 JP62041052A JP4105287A JPH0620272B2 JP H0620272 B2 JPH0620272 B2 JP H0620272B2 JP 62041052 A JP62041052 A JP 62041052A JP 4105287 A JP4105287 A JP 4105287A JP H0620272 B2 JPH0620272 B2 JP H0620272B2
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- Japan
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- signal
- selection
- output
- counter
- digital
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタル回路で構成されたクロスフェード処理
を行うデジタル信号処理装置を関する。
を行うデジタル信号処理装置を関する。
（従来の技術とその問題点） 従来、クロスフェード処理を行うデジタル信号処理装置
は第４図示のブロック図のように、複数のデジタル入力
信号1n（ｎ＝１，２，・・・）を入力し、その内の１個
の入力信号から他の１個の入力信号にクロスフェードし
て選択出力信号２を出力する選択装置３と、上記選択を
制御する選択信号４を出力する選択制御装置５からなる
ものである。
は第４図示のブロック図のように、複数のデジタル入力
信号1n（ｎ＝１，２，・・・）を入力し、その内の１個
の入力信号から他の１個の入力信号にクロスフェードし
て選択出力信号２を出力する選択装置３と、上記選択を
制御する選択信号４を出力する選択制御装置５からなる
ものである。
しかし、このような従来の装置ではクロスフェード中で
あるか否かを知る手段がなかった。このため選択装置が
クロスフェード中に、選択制御装置が選択装置に選択信
号を出力した場合には、選択装置は選択信号に追随出来
ずに異音を発生して選択動作に支障を来してしまうとい
う欠点がある。
あるか否かを知る手段がなかった。このため選択装置が
クロスフェード中に、選択制御装置が選択装置に選択信
号を出力した場合には、選択装置は選択信号に追随出来
ずに異音を発生して選択動作に支障を来してしまうとい
う欠点がある。
本発明はこのような欠点を除去してスムーズにクロスフ
ェードが行えるデジタル信号処理装置を提供することを
目的とする。
ェードが行えるデジタル信号処理装置を提供することを
目的とする。
（問題を解決するための手段） 上述の目的を達成するために、複数のデジタル入力信号
14と、このデジタル入力信号14のうち選択する信号を指
示する選択信号18とを入力信号とし、選択されたデジタ
ル入力信号14と、クロスフェード中であるか否かを示す
状態信号21とを出力信号とする選択装置６と、前記状態
信号21を入力信号としてクロスフェード中でない場合の
み出力する選択信号18を出力信号とする選択制御装置７
とよりなるものである。
14と、このデジタル入力信号14のうち選択する信号を指
示する選択信号18とを入力信号とし、選択されたデジタ
ル入力信号14と、クロスフェード中であるか否かを示す
状態信号21とを出力信号とする選択装置６と、前記状態
信号21を入力信号としてクロスフェード中でない場合の
み出力する選択信号18を出力信号とする選択制御装置７
とよりなるものである。
（作用） 上述のように、クロスフェード中はたとえ選択制御装置
７に選択の指示があっても、選択制御装置７はクロスフ
ェード完了までは選択信号18の出力を保留しておくの
で、選択動作が混乱することなく、従って異音を発生す
ることもない。
７に選択の指示があっても、選択制御装置７はクロスフ
ェード完了までは選択信号18の出力を保留しておくの
で、選択動作が混乱することなく、従って異音を発生す
ることもない。
（実施例） 第１図は本発明のデジタル信号処理装置のブロック図、
第２図はその要部のブロック図である。この回路では入
力信号が２系統の場合である。回路は大別して選択装置
６と選択制御装置７に分類出来る。このうち選択制御装
置７はマイクロコンピューター８で構成されている。選
択装置６はカウンタ９、クロック発生器10、係数器11、
加算器12及びｎ個の乗算器13-1、13-2から構成されてい
る。
第２図はその要部のブロック図である。この回路では入
力信号が２系統の場合である。回路は大別して選択装置
６と選択制御装置７に分類出来る。このうち選択制御装
置７はマイクロコンピューター８で構成されている。選
択装置６はカウンタ９、クロック発生器10、係数器11、
加算器12及びｎ個の乗算器13-1、13-2から構成されてい
る。
次に選択装置６の動作について説明する。
乗算器13-1は入力のデジタル入力信号14-1と係数器11の
出力の係数信号15-1を入力し、両信号14-1、15-1の乗算
を行い、乗算信号16-1を出力する。
出力の係数信号15-1を入力し、両信号14-1、15-1の乗算
を行い、乗算信号16-1を出力する。
同様に乗算器13-2もデジタル入力信号14-2と係数信号15
-2を入力し、両信号14-2、15-2の乗算を行い、乗算信号
16-2を出力する。
-2を入力し、両信号14-2、15-2の乗算を行い、乗算信号
16-2を出力する。
これらの乗算信号16-1、16-2は加算器12に入力して加算
され、選択出力信号17として出力される。
され、選択出力信号17として出力される。
一方、係数器11は選択制御装置７（マイクロコンピュー
ター８）からの選択信号18とカウンタ９からのカウンタ
信号19を入力し、選択信号18がデジタル入力信号14-1か
ら14-2へのクロスフェードの形式なら係数信号15-1へは
カウンタ信号19の最大カウント値からカウント信号を減
算したものを出力し、係数信号15-2へはカウント信号を
出力する。同様にデジタル入力信号14-2から14-1へのク
ロスフェードの形式なら係数信号15-1へはカウンタ信号
19を出力し、係数信号15-2へはカウンタ信号の最大カウ
ント値からカウント信号を考算したものを出力する。
ター８）からの選択信号18とカウンタ９からのカウンタ
信号19を入力し、選択信号18がデジタル入力信号14-1か
ら14-2へのクロスフェードの形式なら係数信号15-1へは
カウンタ信号19の最大カウント値からカウント信号を減
算したものを出力し、係数信号15-2へはカウント信号を
出力する。同様にデジタル入力信号14-2から14-1へのク
ロスフェードの形式なら係数信号15-1へはカウンタ信号
19を出力し、係数信号15-2へはカウンタ信号の最大カウ
ント値からカウント信号を考算したものを出力する。
カウンタ９は選択信号18とクロック信号20を入力する。
選択信号18が入力されると、カウンタ９の値をクリヤ
し、０からキャリーが発生するまで後述のクロック発生
器10からのクロック信号20によりカウントを行う。この
カウントはカウンタ９の値を１ずつ増加させてカウンタ
９の値をカウンタ信号19として出力すると共に、カウン
タ９のキャリーを状態信号21として出力する。
選択信号18が入力されると、カウンタ９の値をクリヤ
し、０からキャリーが発生するまで後述のクロック発生
器10からのクロック信号20によりカウントを行う。この
カウントはカウンタ９の値を１ずつ増加させてカウンタ
９の値をカウンタ信号19として出力すると共に、カウン
タ９のキャリーを状態信号21として出力する。
クロック発生器10は状態信号21を入力し、キャリヤーが
発生していなければクロックを出力する。
発生していなければクロックを出力する。
選択制御装置７はマイクロコンピューター８で構成され
ているもので、その動作は次の通りである。第３図はこ
のフローチャートである。動作開始の指示を受けると、
状態信号21によりキャリーの発生を判断する。
ているもので、その動作は次の通りである。第３図はこ
のフローチャートである。動作開始の指示を受けると、
状態信号21によりキャリーの発生を判断する。
キャリーが発生していれば選択信号18を出力し、カウン
タ９をクリヤしてカウントを開始させ、係数器11を動作
させてデジタル信号の14-1から14-2へ若しくは14-2から
14-1へのクロスフェイドを行わせる。
タ９をクリヤしてカウントを開始させ、係数器11を動作
させてデジタル信号の14-1から14-2へ若しくは14-2から
14-1へのクロスフェイドを行わせる。
キャリーが発生していなければ判断動作をキャリー発生
まで繰り返す。
まで繰り返す。
即ち、まずマイクロコンピューター８より選択信号18が
係数器11とカウンタ９に出力され、カウンタ９が動作を
開始すると共に状態信号21のキャリーの発生がなくな
る。又カウンタ９の出力のカウンタ信号19は係数器11に
より目的のクロスフェードの形式になる。係数信号15-1
と15-2を生成し、デジタル入力信号14-1と14-2は乗算器
13-1と13-2及び加算器12によりクロスフェードを始め
る。
係数器11とカウンタ９に出力され、カウンタ９が動作を
開始すると共に状態信号21のキャリーの発生がなくな
る。又カウンタ９の出力のカウンタ信号19は係数器11に
より目的のクロスフェードの形式になる。係数信号15-1
と15-2を生成し、デジタル入力信号14-1と14-2は乗算器
13-1と13-2及び加算器12によりクロスフェードを始め
る。
カウンタ９が動作中でクロスフェード中であると状態信
号21のキャリーの発生はないので、マイクロコンピュー
ター８は次の選択信号18は出さず、状態信号21のキャリ
ーの発生があるまで待つ。
号21のキャリーの発生はないので、マイクロコンピュー
ター８は次の選択信号18は出さず、状態信号21のキャリ
ーの発生があるまで待つ。
カウンタ９がキャリーを発生して状態信号21に出力し、
カウンタ９の動作を止めるとマイクロコンピューター８
は状態信号21により次の選択信号18を出力して新たなク
ロスフェードを始める。
カウンタ９の動作を止めるとマイクロコンピューター８
は状態信号21により次の選択信号18を出力して新たなク
ロスフェードを始める。
このようにして、デジタル入力信号14-1と係数信号15-1
を乗算器13-1で乗算した結果の乗算信号16-1と、デジタ
ル入力信号14-2と係数信号15-2を乗算器13-2で乗算した
結果の乗算信号16-2を加算器12にて加算して選択出力信
号17とし、係数信号15-1と15-2を変化させることによ
り、デジタル入力信号14-1から14-2へ、又はその逆のク
ロスフェードを行える。
を乗算器13-1で乗算した結果の乗算信号16-1と、デジタ
ル入力信号14-2と係数信号15-2を乗算器13-2で乗算した
結果の乗算信号16-2を加算器12にて加算して選択出力信
号17とし、係数信号15-1と15-2を変化させることによ
り、デジタル入力信号14-1から14-2へ、又はその逆のク
ロスフェードを行える。
（発明の効果） 上述のように、選択制御装置７は選択装置６の動作状態
を知ることにより、選択装置６のクロスフェード時間に
関わらない構成とすることが可能なため、装置が単純化
できる。
を知ることにより、選択装置６のクロスフェード時間に
関わらない構成とすることが可能なため、装置が単純化
できる。
また、クロスフェード時間を選択制御装置７が管理する
ことにより、発生する可能性のあるクロスフェード中の
待時間のロスを最少限度に短縮して選択装置６がクロス
フェード中に選択信号18を送出して雑音を発生してしま
う事を完全に防止出来る。
ことにより、発生する可能性のあるクロスフェード中の
待時間のロスを最少限度に短縮して選択装置６がクロス
フェード中に選択信号18を送出して雑音を発生してしま
う事を完全に防止出来る。
第１図は本発明のデジタル信号処理装置のブロック図、
第２図はその要部のブロック図、第３図は選択制御装置
の動作のフローチャート、第４図は従来のデジタル信号
処理装置のブロック図である。 ６：選択装置、７：選択制御装置、14：デジタル入力信
号、18：選択信号、21：状態信号。
第２図はその要部のブロック図、第３図は選択制御装置
の動作のフローチャート、第４図は従来のデジタル信号
処理装置のブロック図である。 ６：選択装置、７：選択制御装置、14：デジタル入力信
号、18：選択信号、21：状態信号。
Claims (1)
- 【請求項１】複数のデジタル入力信号から選択して出力
するデジタル信号処理装置において、複数のデジタル入
力信号と、このデジタル入力信号のうち選択する信号を
指示する選択信号とを入力信号とし、選択されたデジタ
ル入力信号と、クロスフェード中であるか否かを示す状
態信号とを出力信号とする選択装置と、前記状態信号を
入力信号としてクロスフェード中でない場合のみ出力す
る選択信号を出力信号とする選択制御装置とよりなるこ
とを特徴とするデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041052A JPH0620272B2 (ja) | 1987-02-23 | 1987-02-23 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041052A JPH0620272B2 (ja) | 1987-02-23 | 1987-02-23 | デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63207282A JPS63207282A (ja) | 1988-08-26 |
| JPH0620272B2 true JPH0620272B2 (ja) | 1994-03-16 |
Family
ID=12597634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041052A Expired - Lifetime JPH0620272B2 (ja) | 1987-02-23 | 1987-02-23 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620272B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2657372B2 (ja) * | 1985-02-15 | 1997-09-24 | パイオニア株式会社 | 音程制御装置 |
-
1987
- 1987-02-23 JP JP62041052A patent/JPH0620272B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63207282A (ja) | 1988-08-26 |
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