JPH0620272B2 - Digital signal processor - Google Patents
Digital signal processorInfo
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- JPH0620272B2 JPH0620272B2 JP62041052A JP4105287A JPH0620272B2 JP H0620272 B2 JPH0620272 B2 JP H0620272B2 JP 62041052 A JP62041052 A JP 62041052A JP 4105287 A JP4105287 A JP 4105287A JP H0620272 B2 JPH0620272 B2 JP H0620272B2
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- JP
- Japan
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- signal
- selection
- output
- counter
- digital
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明はデジタル回路で構成されたクロスフェード処理
を行うデジタル信号処理装置を関する。Description: TECHNICAL FIELD The present invention relates to a digital signal processing device configured by a digital circuit for performing crossfade processing.
(従来の技術とその問題点) 従来、クロスフェード処理を行うデジタル信号処理装置
は第4図示のブロック図のように、複数のデジタル入力
信号1n(n=1,2,・・・)を入力し、その内の1個
の入力信号から他の1個の入力信号にクロスフェードし
て選択出力信号2を出力する選択装置3と、上記選択を
制御する選択信号4を出力する選択制御装置5からなる
ものである。(Prior Art and Its Problems) Conventionally, a digital signal processing device for performing cross-fade processing inputs a plurality of digital input signals 1n (n = 1, 2, ...) As shown in the block diagram of FIG. Then, the selection device 3 that outputs the selection output signal 2 by cross-fading from one input signal to the other input signal, and the selection control device 5 that outputs the selection signal 4 for controlling the selection. It consists of
しかし、このような従来の装置ではクロスフェード中で
あるか否かを知る手段がなかった。このため選択装置が
クロスフェード中に、選択制御装置が選択装置に選択信
号を出力した場合には、選択装置は選択信号に追随出来
ずに異音を発生して選択動作に支障を来してしまうとい
う欠点がある。However, in such a conventional device, there is no means for knowing whether or not the crossfade is being performed. Therefore, if the selection control device outputs the selection signal to the selection device during the crossfading of the selection device, the selection device cannot follow the selection signal and generates an abnormal sound, which interferes with the selection operation. There is a drawback that it ends up.
本発明はこのような欠点を除去してスムーズにクロスフ
ェードが行えるデジタル信号処理装置を提供することを
目的とする。It is an object of the present invention to provide a digital signal processing device that eliminates such drawbacks and can smoothly perform crossfading.
(問題を解決するための手段) 上述の目的を達成するために、複数のデジタル入力信号
14と、このデジタル入力信号14のうち選択する信号を指
示する選択信号18とを入力信号とし、選択されたデジタ
ル入力信号14と、クロスフェード中であるか否かを示す
状態信号21とを出力信号とする選択装置6と、前記状態
信号21を入力信号としてクロスフェード中でない場合の
み出力する選択信号18を出力信号とする選択制御装置7
とよりなるものである。(Means for Solving the Problem) In order to achieve the above-mentioned object, a plurality of digital input signals are used.
14 and a selection signal 18 for instructing a signal to be selected from among the digital input signals 14 as input signals, and outputs the selected digital input signal 14 and a status signal 21 indicating whether or not crossfading is being performed. A selection device 6 which is a signal, and a selection control device 7 which is an output signal and a selection signal 18 which is output only when the status signal 21 is an input signal and is not in crossfading.
It consists of
(作用) 上述のように、クロスフェード中はたとえ選択制御装置
7に選択の指示があっても、選択制御装置7はクロスフ
ェード完了までは選択信号18の出力を保留しておくの
で、選択動作が混乱することなく、従って異音を発生す
ることもない。(Operation) As described above, even if the selection control device 7 is instructed to select during the crossfade, the selection control device 7 holds the output of the selection signal 18 until the crossfade is completed. Is not confused and therefore does not generate any abnormal noise.
(実施例) 第1図は本発明のデジタル信号処理装置のブロック図、
第2図はその要部のブロック図である。この回路では入
力信号が2系統の場合である。回路は大別して選択装置
6と選択制御装置7に分類出来る。このうち選択制御装
置7はマイクロコンピューター8で構成されている。選
択装置6はカウンタ9、クロック発生器10、係数器11、
加算器12及びn個の乗算器13-1、13-2から構成されてい
る。(Embodiment) FIG. 1 is a block diagram of a digital signal processing device of the present invention,
FIG. 2 is a block diagram of the main part. In this circuit, there are two input signals. The circuits can be roughly classified into a selection device 6 and a selection control device 7. The selection control device 7 is composed of a microcomputer 8. The selection device 6 includes a counter 9, a clock generator 10, a coefficient unit 11,
It is composed of an adder 12 and n multipliers 13-1 and 13-2.
次に選択装置6の動作について説明する。Next, the operation of the selection device 6 will be described.
乗算器13-1は入力のデジタル入力信号14-1と係数器11の
出力の係数信号15-1を入力し、両信号14-1、15-1の乗算
を行い、乗算信号16-1を出力する。The multiplier 13-1 inputs the input digital input signal 14-1 and the coefficient signal 15-1 output from the coefficient unit 11, multiplies both signals 14-1 and 15-1, and outputs the multiplication signal 16-1. Output.
同様に乗算器13-2もデジタル入力信号14-2と係数信号15
-2を入力し、両信号14-2、15-2の乗算を行い、乗算信号
16-2を出力する。Similarly, the multiplier 13-2 also has a digital input signal 14-2 and a coefficient signal 15
-2 is input, both signals 14-2 and 15-2 are multiplied, and the multiplication signal
Outputs 16-2.
これらの乗算信号16-1、16-2は加算器12に入力して加算
され、選択出力信号17として出力される。These multiplication signals 16-1 and 16-2 are input to the adder 12 where they are added and output as a selection output signal 17.
一方、係数器11は選択制御装置7(マイクロコンピュー
ター8)からの選択信号18とカウンタ9からのカウンタ
信号19を入力し、選択信号18がデジタル入力信号14-1か
ら14-2へのクロスフェードの形式なら係数信号15-1へは
カウンタ信号19の最大カウント値からカウント信号を減
算したものを出力し、係数信号15-2へはカウント信号を
出力する。同様にデジタル入力信号14-2から14-1へのク
ロスフェードの形式なら係数信号15-1へはカウンタ信号
19を出力し、係数信号15-2へはカウンタ信号の最大カウ
ント値からカウント信号を考算したものを出力する。On the other hand, the coefficient unit 11 inputs the selection signal 18 from the selection control device 7 (microcomputer 8) and the counter signal 19 from the counter 9, and the selection signal 18 crossfades from the digital input signals 14-1 to 14-2. In the case of the above format, the coefficient signal 15-1 is output by subtracting the count signal from the maximum count value of the counter signal 19, and the coefficient signal 15-2 is output by the count signal. Similarly, if the digital input signals 14-2 to 14-1 are crossfade, the coefficient signal 15-1 is a counter signal.
19 is output, and the count signal is calculated from the maximum count value of the counter signal to the coefficient signal 15-2.
カウンタ9は選択信号18とクロック信号20を入力する。
選択信号18が入力されると、カウンタ9の値をクリヤ
し、0からキャリーが発生するまで後述のクロック発生
器10からのクロック信号20によりカウントを行う。この
カウントはカウンタ9の値を1ずつ増加させてカウンタ
9の値をカウンタ信号19として出力すると共に、カウン
タ9のキャリーを状態信号21として出力する。The counter 9 inputs the selection signal 18 and the clock signal 20.
When the selection signal 18 is input, the value of the counter 9 is cleared and counting is performed by a clock signal 20 from a clock generator 10 described later until a carry is generated from 0. In this count, the value of the counter 9 is incremented by 1 and the value of the counter 9 is output as the counter signal 19, and the carry of the counter 9 is output as the state signal 21.
クロック発生器10は状態信号21を入力し、キャリヤーが
発生していなければクロックを出力する。The clock generator 10 receives the status signal 21 and outputs a clock if no carrier is generated.
選択制御装置7はマイクロコンピューター8で構成され
ているもので、その動作は次の通りである。第3図はこ
のフローチャートである。動作開始の指示を受けると、
状態信号21によりキャリーの発生を判断する。The selection control device 7 is composed of a microcomputer 8 and its operation is as follows. FIG. 3 is this flowchart. When you receive the instruction to start the operation,
The occurrence of carry is determined by the status signal 21.
キャリーが発生していれば選択信号18を出力し、カウン
タ9をクリヤしてカウントを開始させ、係数器11を動作
させてデジタル信号の14-1から14-2へ若しくは14-2から
14-1へのクロスフェイドを行わせる。If a carry is generated, the selection signal 18 is output, the counter 9 is cleared to start counting, and the coefficient unit 11 is operated to change the digital signal from 14-1 to 14-2 or from 14-2.
Perform a crossfade to 14-1.
キャリーが発生していなければ判断動作をキャリー発生
まで繰り返す。If the carry is not generated, the judgment operation is repeated until the carry is generated.
即ち、まずマイクロコンピューター8より選択信号18が
係数器11とカウンタ9に出力され、カウンタ9が動作を
開始すると共に状態信号21のキャリーの発生がなくな
る。又カウンタ9の出力のカウンタ信号19は係数器11に
より目的のクロスフェードの形式になる。係数信号15-1
と15-2を生成し、デジタル入力信号14-1と14-2は乗算器
13-1と13-2及び加算器12によりクロスフェードを始め
る。That is, first, the selection signal 18 is output from the microcomputer 8 to the coefficient unit 11 and the counter 9, the counter 9 starts operating, and the carry of the state signal 21 is eliminated. Further, the counter signal 19 output from the counter 9 is converted into a desired crossfade format by the coefficient unit 11. Coefficient signal 15-1
And 15-2 and the digital input signals 14-1 and 14-2 are multipliers.
Crossfades are started by 13-1 and 13-2 and the adder 12.
カウンタ9が動作中でクロスフェード中であると状態信
号21のキャリーの発生はないので、マイクロコンピュー
ター8は次の選択信号18は出さず、状態信号21のキャリ
ーの発生があるまで待つ。Since the carry of the status signal 21 is not generated when the counter 9 is operating and crossfading, the microcomputer 8 does not output the next selection signal 18 and waits until the carry of the status signal 21 is generated.
カウンタ9がキャリーを発生して状態信号21に出力し、
カウンタ9の動作を止めるとマイクロコンピューター8
は状態信号21により次の選択信号18を出力して新たなク
ロスフェードを始める。The counter 9 generates a carry and outputs it to the status signal 21,
When the operation of the counter 9 is stopped, the microcomputer 8
The status signal 21 outputs the next selection signal 18 to start a new crossfade.
このようにして、デジタル入力信号14-1と係数信号15-1
を乗算器13-1で乗算した結果の乗算信号16-1と、デジタ
ル入力信号14-2と係数信号15-2を乗算器13-2で乗算した
結果の乗算信号16-2を加算器12にて加算して選択出力信
号17とし、係数信号15-1と15-2を変化させることによ
り、デジタル入力信号14-1から14-2へ、又はその逆のク
ロスフェードを行える。In this way, the digital input signal 14-1 and the coefficient signal 15-1
Is multiplied by the multiplier 13-1 by the multiplication signal 16-1, and the digital input signal 14-2 and the coefficient signal 15-2 are multiplied by the multiplier 13-2 by the addition signal 16-2. Is added to obtain the selected output signal 17, and the coefficient signals 15-1 and 15-2 are changed, so that crossfading can be performed from the digital input signals 14-1 to 14-2 or vice versa.
(発明の効果) 上述のように、選択制御装置7は選択装置6の動作状態
を知ることにより、選択装置6のクロスフェード時間に
関わらない構成とすることが可能なため、装置が単純化
できる。(Effects of the Invention) As described above, since the selection control device 7 knows the operating state of the selection device 6, it can be configured to be independent of the crossfade time of the selection device 6, and thus the device can be simplified. .
また、クロスフェード時間を選択制御装置7が管理する
ことにより、発生する可能性のあるクロスフェード中の
待時間のロスを最少限度に短縮して選択装置6がクロス
フェード中に選択信号18を送出して雑音を発生してしま
う事を完全に防止出来る。In addition, the selection control device 7 manages the crossfade time so that the loss of waiting time during the crossfade that may occur is minimized and the selection device 6 sends the selection signal 18 during the crossfade. It is possible to completely prevent the generation of noise.
第1図は本発明のデジタル信号処理装置のブロック図、
第2図はその要部のブロック図、第3図は選択制御装置
の動作のフローチャート、第4図は従来のデジタル信号
処理装置のブロック図である。 6:選択装置、7:選択制御装置、14:デジタル入力信
号、18:選択信号、21:状態信号。FIG. 1 is a block diagram of a digital signal processing device of the present invention,
FIG. 2 is a block diagram of the main part, FIG. 3 is a flowchart of the operation of the selection control device, and FIG. 4 is a block diagram of a conventional digital signal processing device. 6: Selection device, 7: Selection control device, 14: Digital input signal, 18: Selection signal, 21: Status signal.
Claims (1)
するデジタル信号処理装置において、複数のデジタル入
力信号と、このデジタル入力信号のうち選択する信号を
指示する選択信号とを入力信号とし、選択されたデジタ
ル入力信号と、クロスフェード中であるか否かを示す状
態信号とを出力信号とする選択装置と、前記状態信号を
入力信号としてクロスフェード中でない場合のみ出力す
る選択信号を出力信号とする選択制御装置とよりなるこ
とを特徴とするデジタル信号処理装置。1. A digital signal processing device for selecting and outputting from a plurality of digital input signals, wherein a plurality of digital input signals and a selection signal for instructing a signal to be selected among the digital input signals are used as input signals. A digital input signal and a selection device having a status signal indicating whether or not crossfading is being performed as an output signal, and a selection signal that is output only when the status signal is not being crossfaded as an output signal and an output signal A digital signal processing device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62041052A JPH0620272B2 (en) | 1987-02-23 | 1987-02-23 | Digital signal processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62041052A JPH0620272B2 (en) | 1987-02-23 | 1987-02-23 | Digital signal processor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63207282A JPS63207282A (en) | 1988-08-26 |
JPH0620272B2 true JPH0620272B2 (en) | 1994-03-16 |
Family
ID=12597634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62041052A Expired - Lifetime JPH0620272B2 (en) | 1987-02-23 | 1987-02-23 | Digital signal processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0620272B2 (en) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2657372B2 (en) * | 1985-02-15 | 1997-09-24 | パイオニア株式会社 | Pitch control device |
-
1987
- 1987-02-23 JP JP62041052A patent/JPH0620272B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63207282A (en) | 1988-08-26 |
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