【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、信号処理機器の多くのパラメータを変更
する場合等に用いて好適なディジタル信号処理装置に関
する。
〔発明の概要〕
本発明はデジタル信号が入力される入力信号（１）
と、パラメータを変更することにより入力端子（１）の
デジタル信号に所定の特性を付与する信号処理回路と、
この信号処理回路の伝送路に接続されると共に第１の係
数を有する第１乗算器（15）と、入力端子（１）のデジ
タル信号が供給されると共に第２の係数を有する第２乗
算器（17）と、第１乗算器（15）と第２乗算器（17）と
の出力を加算する加算器（16）とを備え、第１乗算器
（15）の第１の係数と第２乗算器（17）の第２の第２の
係数は、一方の係数が増大する次に他方の係数が低減す
るように互いに相補的に制御するようにすることによ
り、信号処理を中断することなく、しかもノイズを少な
く抑えてパラメータを変更するようにしたものである。
〔従来の技術〕
ディジタル信号を扱う信号処理機器において、そのパ
ラメータを変更する場合がある。
従来は、多くのパラメータを変更するときは次のよう
に行っていた。すなわちその第１の方法は１度ミューテ
ィングに入り、パラメータを変更した後にミューティン
グをOFFにする方法である。また、その第２の方法はパ
ラメータを直接変更してしまう方法である。
〔発明が解決しようとする問題点〕
ところが上述の第１の方法の場合、ミューティング中
信号処理が中断してしまう欠点があった。また第２の方
法の場合、パラメータが大きく変ったときノイズが出る
ことがある欠点があった。
この発明は斯る点に鑑みてなされたもので、信号処理
を中断することなく、しかもノイズを低く抑えることが
可能なディジタル信号処理装置を提供するものである。
〔問題点を解決するための手段〕
この発明によるデジタル信号処理装置は、デジタル信
号が入力される入力端子（１）と、パラメータを変更す
ることにより前記入力端子のデジタル信号に所定の特性
を付与する信号処理手段DSPと、この信号処理手段DSPの
伝送路に接続されると共に第１の係数を有する第１乗算
器（15）と、入力端子（１）のデジタル信号が供給され
ると共に第２の係数を有する第２乗算器（17）と、第１
乗算器（15）と第２乗算器（17）との出力を加算する加
算器（16）とを備え、第１乗算器（15）の第１の係数と
第２乗算器（17）の第２の係数は、一方の係数が増大す
る次に他方の係数が低減するように互いに相補的に制御
するようにした後信号処理手段DSPのパラメータを変更
するように構成している。
〔作用〕
第１乗算器（15）及び第２乗算器（17）並びに加算器
（17）により信号処理手段DSPに入力されるディジタル
信号と信号処理手段DSPより出力されるディジタル信号
をクロスフェードする。すなわち、第１動作モードでは
信号処理手段DSPから出力されるディジタル信号を徐々
に絞ると共に信号処理手段DSPに入力されるディジタル
信号を増大し、第２動作モードでは信号処理手段DSPに
入力されるディジタル信号を徐々に絞ると共に信号処理
手段DSPから出力される信号を増大する。そして、第１
動作モード後すなわち信号処理手段DSPから出力される
ディジタル信号を信号処理手段へ入力されるディジタル
信号にクロスフェードした後信号処理手段DSPの乗算係
数や遅延サンプル数或いはROMの種類等のパラメータを
変更し、しかる後第２動作に入って行く。これにより信
号処理が中断されず、またノイズが低く抑えられる。
〔実施例〕
以下、この発明の一実施例を第１図〜第３図に基づい
て詳しく説明する。
第１図は本実施例の回路構成を示すもので、同図にお
いて、（１）は入力ディジタル信号が印加される入力端
子、（２）は減衰器としての乗算器であって、この乗算
器（２）により入力レベルがコントロールされる。
（３）はバランサとしての乗算器であって、本回路がス
テレオ信号の受信に供される場合この乗算器（３）で左
右のチャンネル信号のバランスがコントロールされる。
（４）はデ・エンファシス回路、（５），（６）はデ・
エンファシスオン・オフ用の乗算器、（７）は乗算器
（５），（６）の各出力を加算する加算器である。
例えば乗算器（５）の係数が1.0、乗算器（６）の係
数が0.0のときデ・エンファシス回路（４）の出力が乗
算器（５）を介して加算器（７）の一方の入力側に供給
され、加算器（７）の他方の出力側には乗算器（５）の
零の出力が供給され、結果として加算器（７）の出力側
にはデ・エンファシスのかかった信号が得られる。一
方、乗算器（５）の係数が0.0、乗算器（６）の係数が
1.0のとき乗算器（５）の零の出力が加算器（７）の一
方の入力側に供給され、加算器（７）の他方の出力側に
は乗算器（３）の出力が乗算器（６）を介して供給さ
れ、結果として加算器（７）の出力側には何もデ・エン
ファシスのかかっていない信号がそのまま出力される。
つまり、乗算器（５），（６）はデ・エンファシスのオ
ン・オフ用として働いていることになる。
加算器（16）からのディジタル信号はラッチ回路
（８）でパラレルにラッチされる。ラッチ回路（８）の
出力信号はメモリ例えばROM（９），（10）にアドレス
信号として供給されると共に乗算器（11）に供給され
る。ROM（９）及び（10）は夫々第２図に実線ａ及び破
線ｂで示すようなエフェクト特性を有し、入力されたデ
ータをアドレスとしてその特性に従って新しいデータを
出力する。
ROM（９），（10）から出力されたデータはスイッチ
（12）で選択されて乗算器（13）に供給され、ここで所
定の係数を乗算されて加算器（14）の一方の入力側に供
給される。また、加算器（14）の他方の入力側にはラッ
チ回路（８）の出力信号に乗算器（11）において所定の
係数が乗算されて供給される。加算器（14）は供給され
た両信号を加算し、乗算器（15）に供給する。なお、
（２）〜（14）はディジタル信号処理回路DSPを構成す
る。乗算器（15）は供給された信号に所定の係数Ａを乗
算して加算器（16）の一方の入力側に供給する。また、
加算器（16）の他方の入力側には入力端子（１）からの
ディジタル信号が供給される。加熱器（16）は供給され
た両信号を加算し、出力端子（18）に出力する。
さて、ディジタル信号処理回路DSPの各パラメータの
変更は次のようにして行われる。先ず、通常の動作では
乗算器（15）の係数Ａは１に、乗算器（17）の係数Ｂは
０に設定されており、従って通常動作時は入力端子
（１）からのディジタル信号はディジタル信号処理回路
DSPで所定の信号処理を受けた後乗算器（15）をそのま
ま通って加算器（16）に供給され、出力端子（18）に取
り出される。勿論、乗算器（17）に供給されたディジタ
ル信号はここで係数０を乗算されるので出力端子（18）
には出力されない。
このような状態よりディジタル信号処理回路DSPの出
力信号S1を入力端子（１）から乗算器（17）に入力され
る信号S2にクロスフェードする動作、つまり、第３図Ａ
に示すように信号S1を徐々に絞って行き、逆に第３図Ｂ
に示すように信号S2を徐々に増大して行く動作（第１動
作）に入る。このとき、マイクロコンピュータ（図示せ
ず）により乗算器（15）の係数Ａは１より０に向って徐
々に低減され、逆に乗算器（17）の係数Ｂは０より１に
向って徐々に増大される。このクロスフェードの期間
（第１動作）が第３図Ｃの期間T1に相当する。
この第１動作が終了すると、信号S2のみが出力端子
（18）に出力され、信号S1は乗算器（15）で係数０と乗
算され零となるので出力端子（18）には何も出力されな
い。この期間が第３図Ｃの期間T2の間である。このよう
に期間T2の間はディジタル信号処理回路DSPの出力信号S
1は出力端子（18）に最終的には得られる信号に何も影
響を及ぼさないので、この間にディジタル信号処理回路
DSPの各パラメータを変更する。すなわち例えば乗算器
（２），（３），（５），（６），（11），（13）の係
数やデ・エンファシス回路（４）の遅延サンプル数を変
更したり、或いはスイッチ（12）を制御してROM（９）
及び（10）のうち所望のものを選ぶようにする。
このようにしてディジタル信号処理回路DSPの各パラ
メータの変更が終了したら、入力端子（１）から乗算器
（17）に入力される信号S2をディジタル信号処理回路DS
Pの出力信号S1にクロスフェードする動作、つまり信号S
2を徐々に絞って行き、逆に信号S1を徐々に増大して行
く動作（第２動作）に入る。このとき、マイクロコンピ
ュータにより乗算器（17）の係数Ｂは１より０に向って
徐々に低減され、逆に乗算器（15）の係数Ａは０より１
に向って徐々に増大される。このクロスフェードの期間
（第２動作）が第３図Ｃの期間T3に相当する。
この第２動作終了後は上述した通像の動作すなわち信
号S2は零とされ、信号S1のみが出力端子（18）に出力さ
れる動作に入って行く。
なお、上述の実施例において、ROM（９）及び（10）
はこの２つに限定されず、それ以上設けてもよい。ま
た、ディジタル信号処理回路DSPの回路構成は上述の回
路構成に限定されず、その他の構成例えばグラフィック
イコライザから成る構成でもよい。
〔発明の効果〕
上述の如くこの発明によれば、信号処理手段から出力
されるディジタル信号を信号処理手段へ入力されるディ
ジタル信号にクロスフェードした後信号処理手段のパラ
メータを変更するようにしたので、信号処理を中断する
ことなく、しかもノイズを少なく抑えて迅速にパラメー
タを変更することができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal processing device suitable for use in changing many parameters of a signal processing device. [Summary of the Invention] The present invention relates to an input signal (1) to which a digital signal is input.
A signal processing circuit for giving a predetermined characteristic to the digital signal of the input terminal (1) by changing a parameter;
A first multiplier (15) connected to the transmission line of the signal processing circuit and having a first coefficient, and a second multiplier supplied with a digital signal of an input terminal (1) and having a second coefficient (17), an adder (16) for adding the outputs of the first multiplier (15) and the second multiplier (17), and the first coefficient and the second coefficient of the first multiplier (15). The second second coefficient of the multiplier (17) is controlled complementarily to each other such that one coefficient increases and the other coefficient decreases, so that signal processing is not interrupted. In addition, the parameters are changed while suppressing noise. [Prior Art] In a signal processing device that handles digital signals, its parameters may be changed. Conventionally, many parameters are changed as follows. That is, the first method is a method in which the muting is started once, the parameter is changed, and then the muting is turned off. The second method is a method of directly changing parameters. [Problems to be Solved by the Invention] However, in the case of the above-described first method, there is a disadvantage that signal processing is interrupted during muting. In the case of the second method, there is a drawback that noise may appear when the parameter greatly changes. The present invention has been made in view of the above, and an object of the present invention is to provide a digital signal processing device capable of suppressing noise without interrupting signal processing. [Means for Solving the Problems] A digital signal processing apparatus according to the present invention provides an input terminal (1) to which a digital signal is input and a predetermined characteristic to the digital signal of the input terminal by changing a parameter. Signal processing means DSP, a first multiplier (15) connected to a transmission path of the signal processing means DSP and having a first coefficient, and a digital signal supplied to an input terminal (1). A second multiplier (17) having a coefficient of
An adder (16) for adding the outputs of the multiplier (15) and the second multiplier (17); a first coefficient of the first multiplier (15) and a second coefficient of the second multiplier (17); The coefficient 2 is configured so that the parameters of the signal processing means DSP are changed after the two coefficients are controlled so as to complement each other so that one coefficient increases and then the other coefficient decreases. [Operation] The first multiplier (15), the second multiplier (17) and the adder (17) cross-fade the digital signal input to the signal processing means DSP and the digital signal output from the signal processing means DSP. . That is, in the first operation mode, the digital signal output from the signal processing means DSP is gradually reduced and the digital signal input to the signal processing means DSP is increased. In the second operation mode, the digital signal input to the signal processing means DSP is increased. The signal is gradually reduced and the signal output from the signal processing means DSP is increased. And the first
After the operation mode, that is, after cross-fading the digital signal output from the signal processing means DSP to the digital signal input to the signal processing means, the parameters of the signal processing means DSP such as the multiplication coefficient, the number of delay samples, and the type of ROM are changed. Then, the second operation is started. As a result, signal processing is not interrupted, and noise is kept low. Hereinafter, an embodiment of the present invention will be described in detail with reference to FIGS. FIG. 1 shows a circuit configuration of the present embodiment. In FIG. 1, (1) is an input terminal to which an input digital signal is applied, and (2) is a multiplier as an attenuator. The input level is controlled by (2).
(3) is a multiplier as a balancer. When this circuit is used for receiving a stereo signal, the balance of the left and right channel signals is controlled by the multiplier (3).
(4) is a de-emphasis circuit, (5) and (6) are de-emphasis circuits.
A multiplier for emphasis on / off, and (7) is an adder for adding each output of the multipliers (5) and (6). For example, when the coefficient of the multiplier (5) is 1.0 and the coefficient of the multiplier (6) is 0.0, the output of the de-emphasis circuit (4) is supplied to one input side of the adder (7) via the multiplier (5). And the other output of the adder (7) is supplied with the zero output of the multiplier (5). As a result, a de-emphasized signal is obtained at the output of the adder (7). Can be On the other hand, the coefficient of the multiplier (5) is 0.0, and the coefficient of the multiplier (6) is 0.0
When the value is 1.0, the zero output of the multiplier (5) is supplied to one input side of the adder (7), and the output of the multiplier (3) is supplied to the other output side of the adder (7). 6), and as a result, a signal without any de-emphasis is directly output to the output side of the adder (7).
That is, the multipliers (5) and (6) work for turning on / off the de-emphasis. The digital signal from the adder (16) is latched in parallel by a latch circuit (8). The output signal of the latch circuit (8) is supplied as an address signal to memories such as ROMs (9) and (10), and is also supplied to a multiplier (11). The ROMs (9) and (10) have effect characteristics as indicated by the solid line a and the broken line b in FIG. 2, respectively, and use the input data as an address to output new data according to the characteristics. The data output from the ROMs (9) and (10) are selected by a switch (12) and supplied to a multiplier (13), where the data is multiplied by a predetermined coefficient and is input to one input side of an adder (14). Supplied to The other input side of the adder (14) is supplied with the output signal of the latch circuit (8) multiplied by a predetermined coefficient in the multiplier (11). The adder (14) adds both the supplied signals and supplies the result to the multiplier (15). In addition,
(2) to (14) constitute the digital signal processing circuit DSP. The multiplier (15) multiplies the supplied signal by a predetermined coefficient A and supplies it to one input side of the adder (16). Also,
A digital signal from an input terminal (1) is supplied to the other input side of the adder (16). The heater (16) adds the supplied signals and outputs the result to an output terminal (18). The change of each parameter of the digital signal processing circuit DSP is performed as follows. First, in normal operation, the coefficient A of the multiplier (15) is set to 1 and the coefficient B of the multiplier (17) is set to 0. Therefore, during normal operation, the digital signal from the input terminal (1) is a digital signal. Signal processing circuit
After receiving predetermined signal processing by the DSP, the signal is supplied to the adder (16) through the multiplier (15) as it is, and is taken out to the output terminal (18). Of course, the digital signal supplied to the multiplier (17) is multiplied by a coefficient 0 here, so that the output terminal (18)
Is not output to Such conditions digital signal processing circuit DSP output signals S 1 multiplier from the input terminal (1) (17) operation of the cross-fade signal S 2 to be input to the from, i.e., Fig. 3 A
To go narrowed gradually signals S 1 as shown, FIG. 3 B reversed
Gradually increases to go operation signal S 2 as shown in entering the (first operation). At this time, the coefficient A of the multiplier (15) is gradually reduced from 1 toward 0 by a microcomputer (not shown), and the coefficient B of the multiplier (17) is gradually reduced from 0 toward 1 by a microcomputer (not shown). Be increased. The duration of the cross-fade (first operation) corresponds to a period T 1 of the Figure 3 C. When the first operation is completed, only the signal S 2 is output to the output terminal (18), signals S 1 to the multiplier (15) nothing to the output terminal since the coefficient 0 is multiplied by zero (18) No output. This period is between the period T 2 of the Figure 3 C. The output signal S of this during the period T 2 to the digital signal processing circuit DSP
1 has no effect on the signal finally obtained at the output terminal (18).
Change each DSP parameter. That is, for example, the coefficients of the multipliers (2), (3), (5), (6), (11), (13) and the number of delay samples of the de-emphasis circuit (4) are changed, or the switch (12) is changed. ) To control the ROM (9)
Select the desired one from (10) and (10). Once this way changes in the parameters of the digital signal processing circuit DSP is completed, the digital signal processing a signal S 2 inputted from the input terminal (1) to the multiplier (17) circuit DS
The operation of cross-fading to the output signal S 1 of P, that is, the signal S
2 go and squeeze slowly, it enters the reverse gradually increase to go operate the signal S 1 (second operation). At this time, the coefficient B of the multiplier (17) is gradually reduced from 1 toward 0 by the microcomputer, while the coefficient A of the multiplier (15) is 1 from 0.
It is gradually increased toward. The duration of the crossfade (second operation) corresponds to a period T 3 in Figure 3 C. After this second operation completion operation, that the signal S 2 of the through image described above is zero, going into operation only the signal S 1 is output to the output terminal (18). In the above embodiment, the ROMs (9) and (10)
Are not limited to these two, and more may be provided. Further, the circuit configuration of the digital signal processing circuit DSP is not limited to the above-described circuit configuration, but may be another configuration, for example, a configuration including a graphic equalizer. [Effect of the Invention] As described above, according to the present invention, the parameters of the signal processing means are changed after the digital signal output from the signal processing means is cross-fade to the digital signal input to the signal processing means. In addition, the parameters can be changed quickly without interrupting the signal processing and with a small amount of noise.
【図面の簡単な説明】
第１図はこの発明の一実施例を示す回路構成図、第２図
及び第３図は第１図の動作説明に供するための図であ
る。
（15），（17）は乗算器、（16）は加算器、DSPはディ
ジタル信号処理回路である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIGS. 2 and 3 are diagrams for explaining the operation of FIG. (15) and (17) are multipliers, (16) is an adder, and DSP is a digital signal processing circuit.