JPS63224512A - Digital signal processor - Google Patents
Digital signal processorInfo
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- JPS63224512A JPS63224512A JP5822087A JP5822087A JPS63224512A JP S63224512 A JPS63224512 A JP S63224512A JP 5822087 A JP5822087 A JP 5822087A JP 5822087 A JP5822087 A JP 5822087A JP S63224512 A JPS63224512 A JP S63224512A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、信号処理機器の多くのパラメータを変更す
る場合等に用いて好適なディジタル信号処理装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital signal processing device suitable for use when changing many parameters of signal processing equipment.
この発明は、信号処理手段に入力されるディジタル信号
とこれから出力されるディジタル信号をクロスフェード
するクロスフェード手段を設け、信号処理手段から出力
されるディジタル信号を信号処理手段へ入力されるディ
ジタル信号にクロスフェードした後信号処理手段のパラ
メータを変更するようにすることにより、信号処理を中
断することなく、しかもノイズを少なく抑えてパラメー
タを変更するようにしたものである。The present invention provides cross-fade means for cross-fading a digital signal input to the signal processing means and a digital signal output from the signal processing means, and converts the digital signal output from the signal processing means into the digital signal input to the signal processing means. By changing the parameters of the signal processing means after cross-fading, the parameters can be changed without interrupting signal processing and with noise suppressed.
ディジタル信号を扱う信号処理機器において、そのパラ
メータを変更する場合がある。In signal processing equipment that handles digital signals, its parameters may be changed.
従来は、多くのパラメータを変更するときは次のように
行っていた。すなわちその第1の方法は1度ミニ−ティ
ングに入り、パラメータを変更した後にミューティング
をOFFにする方法である。Conventionally, when changing many parameters, it was done as follows. That is, the first method is to enter minting once, change parameters, and then turn off muting.
また、その第2の方法はパラメータを直接変更してしま
う方法である。The second method is to directly change the parameters.
ところが上述の第1の方法の場合、ミューティング中信
号処理が中断してしまう欠点があった。However, the first method described above has the drawback that signal processing is interrupted during muting.
また第2の方法の場合、パラメータが大きく変ったとき
ノイズが出ることがある欠点があった。Furthermore, the second method has the disadvantage that noise may occur when the parameters change significantly.
この発明は斯る点に鑑みてなされたもので、信号処理を
中断することなく、しかもノイズを低く抑えることが可
能なディジタル信号処理装置を提供するものである。The present invention has been made in view of these points, and an object thereof is to provide a digital signal processing device that can suppress noise to a low level without interrupting signal processing.
この発明によるディジタル信号処理装置は、ディジタル
信号が入力される信号処理手段DSPと、この信号処理
手段DSPに入力されるディジタル信号と信号処理手段
DSPから出力されるディジタル信号をクロスフェード
するクロスフェード手段(15〜17)とを備え、信号
処理手段DSPから出力されるディジタル信号を信号処
理手段DSPへ入力されるディジタル信号にクロスフェ
ードした後信号処理手段DSPのパラメータを変更する
ように構成している。The digital signal processing device according to the present invention includes a signal processing means DSP to which a digital signal is input, and a cross-fade means for cross-fading the digital signal input to the signal processing means DSP and the digital signal output from the signal processing means DSP. (15 to 17), and is configured to change the parameters of the signal processing means DSP after crossfading the digital signal output from the signal processing means DSP to the digital signal input to the signal processing means DSP. .
クロスフェード手段(15〜17)により信号処理手段
L)SPに入力されるディジタル信号と信号処理手段D
SPより出力されるディジタル信号をクロスフェードす
る。すなわち、第1動作モードでは信号処理手段DSP
から出力されるディジタル信号を徐々に絞ると共に信号
処理手段DSPに入力されるディジタル信号を増大し、
第2動作モードでは信号処理手段DSPに入力されるデ
ィジタル信号を徐々に絞ると共に信号処理手段DSPか
ら出力される信号を増大する。そして、第1動作モード
後すなわち信号処理手段DSPから出力されるディジタ
ル信号を信号処理手段へ入力されるディジタル信号にク
ロスフェードした後信号処理手段DSPの乗算係数や遅
延サンプル数或いはROMの種類等のパラメータを変更
し、しかる後第2動作に入って行く。これにより信号処
理が中断されず、またノイズが低く抑えられる。The digital signal input to the signal processing means (L) SP by the cross-fade means (15 to 17) and the signal processing means (D)
Crossfade the digital signal output from SP. That is, in the first operation mode, the signal processing means DSP
gradually narrowing down the digital signal output from the signal processing means DSP and increasing the digital signal input to the signal processing means DSP,
In the second operation mode, the digital signal input to the signal processing means DSP is gradually reduced, and the signal output from the signal processing means DSP is increased. After the first operation mode, that is, after crossfading the digital signal output from the signal processing means DSP to the digital signal input to the signal processing means, the multiplication coefficient, the number of delay samples, the type of ROM, etc. of the signal processing means DSP are changed. The parameters are changed and then the second operation begins. This ensures that signal processing is not interrupted and that noise is kept low.
以下、この発明の一実施例を第1図〜第3図に基づいて
詳しく説明する。Hereinafter, one embodiment of the present invention will be described in detail based on FIGS. 1 to 3.
第1図は本実施例の回路構成を示すもので、同図におい
て、(1)は入力ディジタル信号が印加される入力端子
、(2)は減衰器としての乗算器であって、この乗算器
(2)により入力レベルがコントロールされる。(3)
はバランサとしての乗算器であって、本回路がステレオ
信号の受信に供される場合この乗算器(3)で左右のチ
ャンネル信号のバランスがコントロールされる。(4)
はデ・エンファシス回路、(5)。FIG. 1 shows the circuit configuration of this embodiment. In the figure, (1) is an input terminal to which an input digital signal is applied, and (2) is a multiplier as an attenuator. (2) controls the input level. (3)
is a multiplier as a balancer, and when this circuit is used for receiving stereo signals, this multiplier (3) controls the balance of left and right channel signals. (4)
is a de-emphasis circuit, (5).
(6)はデ・エンファシスオン・オフ用の乗算器、(7
)は乗算器(51,(61の各出力を加算する加算器で
ある。(6) is a multiplier for de-emphasis on/off, (7
) is an adder that adds the respective outputs of the multipliers (51, (61).
例えば乗算器(5)の係数が1.0、乗算器(6)の係
数が0.0のときデ・エンファシス回路(4)の出力が
乗算器(5)を介して加算器(7)の一方の入力側に供
給され、加算器(7)の他方の出力側には乗算器(5)
の零の出力が供給され、結果として加算器(7)の出力
側にはデ・エンファシスのかかった信号が得られる。For example, when the coefficient of the multiplier (5) is 1.0 and the coefficient of the multiplier (6) is 0.0, the output of the de-emphasis circuit (4) is sent to the adder (7) via the multiplier (5). A multiplier (5) is supplied to one input side and a multiplier (5) to the other output side of the adder (7).
As a result, a de-emphasized signal is obtained at the output side of the adder (7).
一方、乗算器(5)の係数が0.0、乗算器(6)の係
数が1.0のとき乗算器(5)の零の出力が加算器(7
)の一方の入力側に供給され、加算器(7)の他方の出
力側には乗算器(3)の出力が乗算3(6)を介して供
給され、結果として加算器(7)の出力側には何もデ・
エンファシスのかかっていない信号がそのまま出力され
る。つまり、乗算器(51,(6)はデ・エンファシス
のオン・オフ用として働いてることになる。On the other hand, when the coefficient of multiplier (5) is 0.0 and the coefficient of multiplier (6) is 1.0, the zero output of multiplier (5) is
) and the other output of the adder (7) is fed the output of the multiplier (3) via the multiplier 3 (6), resulting in the output of the adder (7). Nothing on the side
The signal without emphasis is output as is. In other words, the multipliers (51, (6) work to turn on/off de-emphasis.
加算器(16)からのディジタル信号はラッチ回路(8
)でパラレルにラッチされる。ラッチ回路(8)の出力
信号はメモリ例えばROM(91,(10)にアドレス
信号として供給されると共に乗算器(11)に供給され
る。ROM (91及び(10)は夫々第2図に実線a
及び破線すで示すようなエフェクト特性を有し、入力さ
れたデータをアドレスとしてその特性に従って新しいデ
ータを出力する。The digital signal from the adder (16) is sent to the latch circuit (8).
) are latched in parallel. The output signal of the latch circuit (8) is supplied as an address signal to a memory such as a ROM (91, (10)) and is also supplied to a multiplier (11). a
It has effect characteristics as shown by the dashed lines and outputs new data according to the characteristics using the input data as an address.
ROM(91,(10)から出力されたデータはスイッ
チ(12)で選択されて乗算器(13)に供給され、こ
こで所定の係数を乗算されて加算器(14)の一方の入
力側に供給される。また、加算器(14)の他方の入力
側にはラッチ回路(8)の出力信号に乗算器(11)に
おいて所定の係数が乗算されて供給される。加算器(1
4)は供給された両信号を加算し、乗算器(15)に供
給する。なお、(2)〜(14)はディジタル信号処理
回路DSPを構成する。乗算器(15)は供給された信
号に所定の係数Aを乗算して加算器(16)の一方の入
力側に供給する。また、加算器(16)の他方の入力側
には入力端子(11からのディジタル信号が供給される
。加算器(16)は供給された両信号を加算し、出力端
子(18)に出力する。The data output from the ROM (91, (10)) is selected by the switch (12) and supplied to the multiplier (13), where it is multiplied by a predetermined coefficient and sent to one input side of the adder (14). Furthermore, the output signal of the latch circuit (8) is multiplied by a predetermined coefficient in a multiplier (11) and then supplied to the other input side of the adder (14).
4) adds both the supplied signals and supplies it to the multiplier (15). Note that (2) to (14) constitute a digital signal processing circuit DSP. The multiplier (15) multiplies the supplied signal by a predetermined coefficient A and supplies the result to one input side of the adder (16). Further, the digital signal from the input terminal (11) is supplied to the other input side of the adder (16).The adder (16) adds the two supplied signals and outputs the result to the output terminal (18). .
さて、ディジタル信号処理回路DSPの各パラメータの
変更は次のようにして行われる。先ず、通常の動作では
乗算器(15)の係数Aは1に、乗算器(17)の係数
Bは0に設定されており、従って通常動作時は入力端子
(1)からのディジタル信号はディジタル信号処理回路
DSPで所定の信号処理を受けた後乗算器(15)をそ
のまま通って加算器(16)に供給され、出力端子(1
8)に取り出される。勿論、乗算器(17)に供給され
たディジタル信号はここで係数Oを乗算されるので出力
端子(18)には出力されない。Now, each parameter of the digital signal processing circuit DSP is changed as follows. First, during normal operation, the coefficient A of the multiplier (15) is set to 1, and the coefficient B of the multiplier (17) is set to 0. Therefore, during normal operation, the digital signal from the input terminal (1) is After undergoing predetermined signal processing in the signal processing circuit DSP, it passes through the multiplier (15) as it is, is supplied to the adder (16), and is output to the output terminal (1
8). Of course, since the digital signal supplied to the multiplier (17) is multiplied by the coefficient O here, it is not output to the output terminal (18).
このような状態よりディジタル信号処理回路DSPの出
力信号S工を入力端子(L)から乗算器(17)に入力
される信号S2にクロスフェードする動作、つまり、第
3図Aに示すように信号S1を徐々に絞って行き、逆に
第3図Bに示すように信号S2を徐々に増大して行く動
作(第1動作)に入る。このとき、マイクロコンピュー
タ(図示せず)により乗算器(15)の係数Aは1より
Oに向って徐々に低減され、逆に乗算器(17)の係数
BはOより1に向って徐々に増大される。このクロスフ
ェードの期間(第1動作)が第3図Cの期間T1に相当
する。In this state, the operation of cross-fading the output signal S of the digital signal processing circuit DSP from the input terminal (L) to the signal S2 input to the multiplier (17), that is, the signal An operation (first operation) is started in which the signal S1 is gradually reduced and, conversely, the signal S2 is gradually increased as shown in FIG. 3B. At this time, the microcomputer (not shown) gradually reduces the coefficient A of the multiplier (15) from 1 toward O, and conversely, the coefficient B of the multiplier (17) gradually decreases from O toward 1. Increased. This cross-fade period (first operation) corresponds to period T1 in FIG. 3C.
この第1動作が終了すると、信号s2のみが出力端子(
1日)に出力され、信号S□は乗算器(15)で係数0
と乗算され零となるので出力端子(18)には何も出力
されない。この期間が第3図Cの期間T2の間である。When this first operation is completed, only the signal s2 is output from the output terminal (
1 day), and the signal S□ is output with a coefficient of 0 in the multiplier (15).
Since the multiplication becomes zero, nothing is output to the output terminal (18). This period is period T2 in FIG. 3C.
このように期間T2の間はディジタル信号処理回路DS
Pの出力信号s1は出力端子(18)に最終的には得ら
れる信号に何も影響を及ぼさないので、この間にディジ
タル信号処理回路DSPの各パラメータを変更する。す
なわち例えば乗算器(2)、 (31,(5)、 ゛(
6)、 (11) 、 (13)の係数やデ・エン
ファシス回路(4)の遅延サンプル数を変更したり、或
いはスイッチ(12)を制御してROM (91及び(
10)のうち所望のものを選ぶようにする。In this way, during the period T2, the digital signal processing circuit DS
Since the output signal s1 of P has no effect on the signal finally obtained at the output terminal (18), each parameter of the digital signal processing circuit DSP is changed during this period. That is, for example, multipliers (2), (31, (5), ゛(
6), (11), and (13), or the number of delay samples of the de-emphasis circuit (4), or by controlling the switch (12).
Select the desired one from 10).
このようにしてディジタル信号処理回路DSPの各パラ
メータの変更が終了したら、入力端子(1)から乗算器
(17)に入力される信号S2をディジタル信号処理回
路DSPの出力信号S工にクロスフェードする動作、つ
まり信号S2を徐々に絞って行き、逆に信号S1を徐々
に増大して行く動作(第2動作)に入る。このとき、マ
イクロコンピュータにより乗算器(17)の係数Bは1
より0に向って徐々に低減され、逆に乗算器(15)の
係数AはOより1に向って徐々に増大される。このクロ
スフェードの期間(第2動作)が第3図Cの期間T3に
相当する。After changing each parameter of the digital signal processing circuit DSP in this manner, the signal S2 input from the input terminal (1) to the multiplier (17) is cross-fade to the output signal S of the digital signal processing circuit DSP. An operation (second operation) in which the signal S2 is gradually reduced and, conversely, the signal S1 is gradually increased is entered. At this time, the coefficient B of the multiplier (17) is set to 1 by the microcomputer.
The coefficient A of the multiplier (15) is gradually increased from O toward 1. This cross-fade period (second operation) corresponds to period T3 in FIG. 3C.
この第2動作終了後は上述した通常の動作すなわち信号
S2は零とされ、信号S1のみが出力端子(18)に出
力される動作に入って行く。After the second operation is completed, the normal operation described above, that is, the signal S2 is set to zero, and only the signal S1 is outputted to the output terminal (18) is started.
なお、上述の実施例において、ROM (9)及び(1
0)はこの2つに限定されず、それ以上設けてもよい。In addition, in the above-mentioned embodiment, ROM (9) and (1
0) is not limited to these two, and more may be provided.
また、ディジタル信号処理回路DSPの回路構成は上述
の回路構成に限定されず、冬の他の構成例えばグラフィ
ックイコライザから成る構成でもよい。Furthermore, the circuit configuration of the digital signal processing circuit DSP is not limited to the above-described circuit configuration, and may be other configurations such as a graphic equalizer.
上述の如くこの発明によれば、信号処理手段から出力さ
れるディジタル信号を信号処理手段へ入力されるディジ
タル信号にクロスフェードした後信号処理手段のパラメ
ータを変更するようにしたので、信号処理を中断するこ
となく、しかもノイズを少なく抑えて迅速にパラメータ
を変更することができる。As described above, according to the present invention, the parameters of the signal processing means are changed after crossfading the digital signal output from the signal processing means to the digital signal input to the signal processing means, so that signal processing is interrupted. Parameters can be quickly changed without having to do so, and with minimal noise.
第1図はこの発明の一実施例を示す回路構成図、第2図
及び第3図は第1図の動作説明に供するための図である
。
(15) 、 (17)は乗算器、(16)は加算器
、DSPはディジタル信号処理回路である。FIG. 1 is a circuit configuration diagram showing one embodiment of the present invention, and FIGS. 2 and 3 are diagrams for explaining the operation of FIG. 1. (15) and (17) are multipliers, (16) is an adder, and DSP is a digital signal processing circuit.
Claims (1)
理手段に入力されるディジタル信号と上記信号処理手段
から出力されるディジタル信号をクロスフェードするク
ロスフェード手段とを備え、上記信号処理手段から出力
されるディジタル信号を上記信号処理手段へ入力される
ディジタル信号にクロスフェードした後上記信号処理手
段のパラメータを変更するようにしたことを特徴とする
ディジタル信号処理装置。A signal processing means to which a digital signal is input, and a cross-fade means to cross-fade the digital signal input to the signal processing means and the digital signal output from the signal processing means, 1. A digital signal processing device, wherein a parameter of said signal processing means is changed after cross-fading a digital signal inputted to said signal processing means with said digital signal inputted to said signal processing means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62058220A JP2661029B2 (en) | 1987-03-13 | 1987-03-13 | Digital signal processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62058220A JP2661029B2 (en) | 1987-03-13 | 1987-03-13 | Digital signal processor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63224512A true JPS63224512A (en) | 1988-09-19 |
JP2661029B2 JP2661029B2 (en) | 1997-10-08 |
Family
ID=13077988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62058220A Expired - Lifetime JP2661029B2 (en) | 1987-03-13 | 1987-03-13 | Digital signal processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2661029B2 (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5811142A (en) * | 1981-07-13 | 1983-01-21 | 本州製紙株式会社 | Mold-release type biaxial oriented polypropylene film, slipping property thereof is improved |
-
1987
- 1987-03-13 JP JP62058220A patent/JP2661029B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5811142A (en) * | 1981-07-13 | 1983-01-21 | 本州製紙株式会社 | Mold-release type biaxial oriented polypropylene film, slipping property thereof is improved |
Also Published As
Publication number | Publication date |
---|---|
JP2661029B2 (en) | 1997-10-08 |
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