JPH01185450A - 位相測定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ジッタ成分の多いシリアルデータの位相の進
み遅れを測定する位相測定回路に関するものである。

（従来の技術］ シリアルデータを例えば磁気テープレコーダに記録して
再生した場合、モータの回転変動によって再生したシリ
アルデータには多くのジッタ成分が含まれる。

従来、このようにジッタ成分の多いシリアルデータの位
相の進み遅れは、シンクロスコープ等の測定器によって
測定されている。

〔発明が解決しようとする課題） ところが、シンクロスコープ等の測定器によって位相の
進み遅れを測定する場合、ジッタ成分が多いために位相
の進み量または遅れ吊を判定することが非常に困難であ
るという問題がある。また、測定する進み遅れは特定の
１ビツトに注目しているため、平均的な進み遅れが分ら
ないという問題がある。

本発明の目的は、ジッタ成分の多いシリアルデータの位
相の進み遅れの平均値を簡単に測定することができる位
相測定回路を提供することにある。

〔課題を解決するための手段〕

本発明は、シリアルデータの極性変換点を検出するエツ
ジ検出回路と、位相測定用の基準クロック信号を生成す
る基準クロック生成回路と、生成された基準クロック信
号に対する前記極性変換点の位相の進み量および遅れ母
に対応した時間だけ開状態となり、所定周波数の原発振
クロック信号を通過させる第１のゲートと、前記基準ク
ロック信号に対する前記極性変換点の位相の理れ山に対
応した時間だけ開状態となり、前記原発振クロック信号
を通過させる第２のゲートと、前記第１のゲートから出
力される原発振クロック信号をダウンカウント、前記第
２のゲートから出力される原発振クロック信号をアップ
カウントするアップダウンカウンタと、前記極性変換点
の数をカウントするカウンタと、このカウンタのカウン
ト値により前記アップダウンカウンタのカウント値を除
算し、その商をシリアルデータの位相の進み遅れの平均
値として出力する除輝回路とから構成したものである。

（作用） シリアルデータはその極性変換点がエツジ検出回路によ
って検出される。検出された極性変換点は基準クロック
信号との位相が比較され、その比較結果は基準クロック
信号に対する位相の進み遅れに応じた数の原発振クロッ
ク信号として第１゜第２ゲートから出力される。アップ
ダウンカウンタは第１のゲートから出力される原発振ク
ロック信号をダウンカウント、第２のゲートから出力さ
れる原発振クロック信号をアップカウントする。

これによって、アップダウンカウンタにはシリアルデー
タの基準クロック信号に対する位相ずれの積算値が得ら
れる。

従って、この積埠値を極性変換点の数によって割り算す
ることにより、シリアルデータの位相の進み遅れの平均
値が傳られる。

（実施例） 第１図は本発明の一実施例を示す回路図であり、周波数
ｆＨ２のシリアルデータＳＤはＤ型フリップフロップ１
に入力され、２５６ｆＨ２の原発振クロック信号φをイ
ンバータ２によって反転した信号φ１の立上がりに同期
したタイミングで取込まれる。これによって、Ｄ型フリ
ップフロップ１のセット出力ＱはシリアルデータＳＤの
１″。

０″の変化に対応した変化を１返すようになるが、この
セット出力Ｑはエツジ検出回路３に入力される。エツジ
検出回路３はフリップフロップ１のセット出力Ｑによっ
てシリアルデータＳＤの極性変換点、すなわち１”から
０″および“０″から″１”への変換点を検出し、この
検出タイミングで幅の狭いエツジ検出パルスＥＰを出力
する。

第２図（ａ）にシリアルデータＳＤ、同図（ｂ）にエツ
ジ検出パルスＥＰの波形を示している。

エツジ検出パルスＥＰはナントゲート４を介してカウン
タ５に入力されてその数がカウントされる。また、エツ
ジ検出パルスＥＰはＤ型フリップ７０ツブ６．７のクロ
ック入力端子（ＧＫ）に入力される。このフリップフロ
ップ６．７はデータ入力端子（Ｄ）が常に“１ルベルに
設定されており、またアンドゲート８．９からりセット
入力端子（Ｒ）に入力されるリセット解除信号ＲＲ１。

ＲＲ２が０″の時にはリセット状態、パ１′の時にはり
セット解除状態に制御されるようになっている。従って
、フリップフロップ６．７はリセット解除状態において
エツジ検出パルスＥＰが入力されると、ただちにセット
状態となり、そのセット出力Ｑから“１”の出力信号Ｆ
Ｐ、ＬＰを出力する。

一方、位相測定時に１”となる測定指令信号ＭはＤ型フ
リップフＯツブ１０に入力され、２５６ｆＨ２の原発振
クロック信号φによって取込まれる。これによって、フ
リップフロップ１０のセット出力Ｑが“１”になると、
直列接続された２つの１／１６分周器１１．１２のリセ
ット状態が解除される。１／１６分周器１１．１２は２
５６ｆ）−１２の原発振りＯツク信号φを１／２５６分
周してｆＨ２の基準クロック信号ＣＫＲを生成するもの
で、リセット状態が解除されるとｆＨ２の基準りＯツク
信号ＣＫＲを出力するようになる。この基準りＯツク信
号ＣＫＲはアンドゲート８に入力されると共に、インバ
ータ１３で反転されてアンドゲート９に入力される。さ
らに、Ｄ型フリップフロンブ１４．１５のりＯツク入力
端子（ＣＫ）に入力される。

フリップフロップ１４のデータ入力端子（Ｄ）には前記
フリップフロップ１０のセット出力Ｑの出力信号ＭＳが
入力されているので、基準クロック信号ＣＫＨの出力が
開始され始めた時点で該フリップ７Ｏツブ１４はセット
状態となる。

このフリップフロップ１４のセット出力Ｑの出力信号は
アンドゲート８，９に入力されると共に、次段のＤ型フ
リップフロップ１５のデータ入力端子（Ｄ）に入力され
る。フリップフロップ１５のクロック入力端子（ＧＫ）
には基準クロック信号ＣＫＲが入力されているので、該
フリップフロップ１５は曲設のフリップフロップ１４が
セットしてから基準クロック信号ＣＫＲの１周期だけ遅
れてセット状態となる。このフリップフロップ１５のセ
ット出力信号はカウンタ５およびアップダウンカウンタ
１６のカウントイネーブル信号ＣＥＮとして出力される
。

一方、アンドゲート８，９はフリップフロップ１４がセ
ット状態となったことにより開状態となり、基準クロッ
ク信号ＣＫＲを通過させる。この場合、アンドゲート９
に入力される基準クロック信号ＣＫＲはインバータ１３
によって反転されているため、アンドゲート８と９の出
力信号の位相は１８０度だけずれている。

すなわち、測定指令信号Ｍが“１″になると、１／１６
分周器１１．１２でｆＨ２の基準クロック信号ＣＫＲの
出力が開始される。そして、基準クロック信号ＣＫＲの
出力が開始されると、フリップフロップ１４．１５が順
次にセット状態となり、カウンタ５，１６がカウントイ
ネーブル状態となる。同時に、アンドゲート８，９から
位相が１８０度ずれた基準クロック信号が出力されるよ
うになる。このアンドゲート８，９の出力信号はフリッ
プフロップ６．７のリセット解除信号ＲＲ１、ＲＲ２と
して出力される。

第２図（Ｃ）〜（ｉ）は各部の出力信号波形を示すもの
であり、（Ｃ）は測定指令信号、（ｄ）はフリップフロ
ップ１０の出力信号ＭＳ、（ｅ）は基準クロック信号Ｃ
ＫＲ，（ｆ）はフリップフロップ１４の出力信号ＭＲ２
、（ｑ）はカウントイネーブル信号ＣＥＮ、（ｋ）はリ
セット解除信号ＲＲ１、（ｉ）はリセット解除信号ＲＲ
２を表わしている。なお、第２図（ｊ＞は１／１６分周
器１２の１／９分周端子から出力されるタイミング信号
ＴＭであり、後述するインバータ１７によって反転され
た債、フリップフロップ１８のクロック入力端子（ＣＫ
）に入力される。

以上のようにして生成されたリセット解除信号ＲＲ１、
ＲＲ２はフリップフロップ６．７のリセット入力（Ｒ）
に入力され、該フリップフロップ６．７をリセット状態
とリセット解除状態に制御するが、リセット解除状態の
時にエツジ検出パルスＥＰが入力されるとセット状態と
なる。この時、信号ＲＲ１とＲＲ２はその位相が１８０
度ずれているため、フリップフロップ６からは第２図（
ｋ）に示すように信号ＲＲＩを基準位相としたエツジ検
出パルスＥＰの進み位相ｆｆｌ＋Ｐに対応した幅のパル
ス信号ＦＰが出力され、一方のフリップフロップ７から
は第２図（Ｊ）に示すように信号ＲＲ２を基準位相とし
たエツジ検出パルスＥＰの遅れ位相ｆｆ１−Ｐに対応し
た幅のパルス信号ＬＰが出力されることになる。

これらのパルス信＠ＦＰ、ＬＰはシリアルデータＳＤの
１ビツト毎に出力されるが、ｎビット当たりの平均値を
求めるために、ＦＰはナンドゲート１９を介してナント
ゲート２０に入力される。

またＬＰはＤ型フリップフロップ１８に１／２ｆＨ２の
タイミング信号ＴＭによって取込まれ、第２図（ｍ）に
示すような１／２ｆＨ２の周期のパルス信号ＬＰ２に変
換される。そして、このＬＰ２は遅延回路２１で所定時
°間だけ遅延の後、アンドゲート２２を介してナントゲ
ート２３に入力される。

一方、フリップフロップ６．７の反転セット出力から得
られる信号ＦＰ、ＬＰの逆極性の信号ＦＰ’　、ＬＰ’
は負論理のオアゲート２４で論理和がとられ、第２図（
ｎ＞に示すような信号ＦＬＰとなってナントゲート２０
に入力される。なお、フリップフロップ１８の出力信号
ＬＰ２はナントゲート１９にも入力され、信号「Ｐの通
過が副面される。

ナントゲート２０はアップダウンカウンタ１６に対しシ
リアルデータＳＤの進み量と遅れ量に対応した数の原発
振クロック信号をダウンカウント信号ＤＳとして供給す
るもので、インバータ２で反転し、かつ遅延回路２６で
遅延した原発振クロック信号φ１の他に、位相測定動作
中は１１ｆｆを保持しているフリップフロップ１４の出
力信号ＭＲ２と、ナントゲート１９の出力信号ＦＰ２お
よびノアゲート２４の出力信号ＦＬＰが入力されている
。また、一方のナントゲート２３はアップダウンカウン
タ１６に対しシリアルデータＳＤの遅れ量に対応した数
の原発振クロック信号をカウントアツプ信号ＵＳとして
供給するもので、遅延回路２４から原発振クロック信号
φ１の他に、フリップフロップ１５の出力信号ＣＥＮと
、アンドゲート２２の出力信号ＬＰ３およびナントゲー
ト１９の出力信号ＦＰ２が入力されている。

従って、第２図（ａ）に示すシリアルデータＳＤのよう
に、第にビット目および第に＋１ビツト目の位相はＰ＝
２だけ進み、第に＋２ビツト目の位相はＰ＝−３だけ遅
れている場合、ナントゲート２０からはこれらの位相進
みｆｆ１（Ｐ＝２）および遅れ負（Ｐ＝−３＞に対応し
た数のパルス信号ＤＳが出力される。この場合、位相の
遅れ量を表わすフリップ７０ツブ７の出力信号ＬＰのパ
ルス＠Ｗ１は第２図（Ｊ）の波形図からも明らかなよう
に基準クロック信号ＣＫＲの１／２周期のパルス幅をＷ
とすると、 Ｗｌ　＝Ｗ−Ｐ　　　　　　・・・（１）の関係にある
。

従って、第に＋２ビツト目についてはＷ−Ｐこのパルス
がダウンカウントされることになり、このままでは真の
遅れ量を反映しないものとなる。

そこで、フリップ７Ｏツブ１８によって生成したパルス
幅Ｗの信号ＬＰ２をアンドゲート２２を介してナントゲ
ート２３に入力し、該ナントゲート２３からパルス幅Ｗ
に対応した数の原発振クロック信号をアップダウンカウ
ンタ１６のアップカウント信号ＵＳとして供給する。こ
れにより、アップダウンカウンタでは Ｐ＝Ｗ−Ｗｌ　　　　　　・・・（２）のカウント動作
が行なわれ、その結果として位相の遅れ量に対応したカ
ウント値が得られる。

第３図は、各種の位相進み遅れに対する各部の出力信号
波形を示したもので、進み量はＰ＝＋２゜＋３などよう
に十の符号を付し、遅れ吊はＰ＝−２，−１などのよう
に−の符号を付して示している。

この図から明らかなように、進み位相の場合にはその進
み酋に対応した数のダウンカウント動作が行なわれる。

また、遅れ位相の場合には、「Ｗ−ＰＪのダウンカウン
ト動作とｒＷＪのカウントアツプ動作が行なわれる。こ
れにより、アップダウンカウンタ１６からは測定指令信
号Ｍが“１″を保持している間における位相の進み遅れ
の積輝値が得られる。

一方、カウンタ５はナントゲート４から入力されるエツ
ジパルスＥＰをカウントしている。

従って、測定指令信号Ｍが１１ＦＩを保持している間に
おけるアップダウンカウンタのｍｌ値Ｘとカウンタ５の
カウントｆｉｙを除篩器２５に入力し、ｘ／ｙを計算す
ることにより、シリアルデータＳＤの位相の進み遅れの
平均値を得ることができる。

例えば、第３図の例ではダウンカウント数の合計は「５
４」、アップカウント数の合計は「５５」となり、位相
の進み遅れの積算値Σは Σ＝−５４＋５５＝＋１ となる。従って、測定指令信号Ｍで測定動作が指示され
ている間の合計１２ビツトのシリアルデータＳＤの位相
の進み遅れの平均値は＋１／１２となる。

（発明の効果） 以上のように本発明によれば、ジッタ成分の多いシリア
ルデータの位相の進み遅れの平均値を簡単に測定するこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図および
第３図は実施例における各部の出力信号波形を示す波形
図である。 １．６．７．１０．１４．−１５・・・Ｄ型フリップフ
ロップ、２．１３．１７・・・インバータ、エツジ検出
回路、４．１９．２０．２３・・・ナントゲート、４・
・・カウンタ、８．９．２２・・・アンドゲート、１１
．１２・・・１／１６分周器、１６・・・アップダウン
カウンタ、２５・・・除痒器。 １１、ｚ！ｔ”’Ｊ

Claims (1)

1. 【特許請求の範囲】 シリアルデータの極性変換点を検出するエッジ検出回路
   と、 位相測定用の基準クロック信号を生成する基準クロック
   生成回路と、 生成された基準クロック信号に対する前記極性変換点の
   位相の進み量および遅れ量に対応した時間だけ開状態と
   なり、所定周波数の原発振クロック信号を通過させる第
   １のゲートと、 前記基準クロック信号に対する前記極性変換点の位相の
   遅れ量に対応した時間だけ開状態となり、前記原発振ク
   ロック信号を通過させる第２のゲートと、 前記第１のゲートから出力される原発振クロック信号を
   ダウンカウント、前記第２のゲートから出力される原発
   振クロック信号をアップカウントするアップダウンカウ
   ンタと、 前記極性変換点の数をカウントするカウンタと、このカ
   ウンタのカウント値により前記アップダウンカウンタの
   カウント値を除算し、その商をシリアルデータの位相の
   進み遅れの平均値として出力する除算回路と から成る位相測定回路。