JPS5853762B2 - 遅延時間制御回路 - Google Patents

Description

【発明の詳細な説明】 〔発明の利用技術分野〕 本発明は入出力装置制御回路に関するものであり、特に
入出力装置へ制御信号を供給する時間を任意の時間だけ
遅らせる遅延時間制御回路に関するものである。

〔発明の背景〕

データ処理装置では、入出力装置の各事象を制御する信
号を任意の所定時間だけ遅らせて供給することが必要な
場合がある。

その一例はプリンタにおける用紙の駆動或いは印字ヘッ
ドの移動の如き種々の機能がステップ・モータによって
制御される場合である。

このようなモータは１つの巻線から或いは１組の巻線か
ら他の巻線或いは他の組の巻線へと通電状態を変えるた
めの信号を必要とする。

その場合効率的且つ滑らかなモータ回転を得るためには
、それら信号は正確なタイミングで与えられなげればな
らない。

更に、そのモータの加速中は、制御信号即ち駆動パルス
が与えられる時間的間隔は連続的に減少しなげればなら
ず、そして停止位置までの減速中は、それら間隔は連続
的に増加しなげればならない。

効率的な動作のためにはそれら制御信号の供給は非常に
正確なタイミングで行われる必要があり、それは制御信
号又はコマンドに帰因する不適当な牛体を入出力装置が
直ちに対応し得ない開ループ・システムにおいて重要で
ある。

〔従来技術〕

遅延カウンタに遅延値をロードし、それがそのロードさ
れた値だけ計数した時に出力信号を発生するものが従来
の方法では普通であった。

期間が同じであったり或いは変ったりすることのある一
連の相互に関連ある遅延を必要とする場合、遅延カウン
タのローディングはそのカウンタを増数又は減数するだ
めの次のパルスがそのカウンタに与えられる前に行われ
なげればならない。

次のパルスが与えられる前にカウンタをロードし損うと
エラーが生じ、それは完全に誤った或いは不適当なオペ
レーションをその被制御装置に行わせることになる。

〔発明の概略〕

一連の遅延時間を制御するために使用される本発明の装
置では一つの連続的に動作する循環式カウンタが利用さ
れ、そのカウンタは現在のカウント値に遅延時間に対応
する任意の値を代数的に加算可能であり、そしてそのカ
ウントが所定の値に達した時に出力信号が発生する。

この動作モードはい（つかの利点を持っている。

そのカウンタは連続的に動作するので、すべての事象を
一定の時間的基準に対して正確なタイミングで生じさせ
ることができ、又正確な時間間隔を任意に設定すること
ができる。

一方、カウンタ値のローディングの遅れによって遅延時
間の開始を遅らせるということもない。

次の事象に対する遅延値は次の事象のその遅延時間の終
了前の任意の時間にカウンタに加算されればよい。

これは次の事象をロードする時間に余裕を持たせること
ができ、次の事象の遅延値をカウンタにゲートすること
に関連する装置又は回路がいくつかの要求に応するのを
可能にする。

これにより遅い装置又は回路の使用が可能となり、或い
はその装置が他の多くの装置を制御するのを可能にする
。

本発明の目的は一連の時間遅れした入出力制御信号の発
生を制御するための改良された手段を提供することにあ
る。

本発明をプリンタのステップ・モータの制御のために実
施する場合、ステップ・モータにおける複数の位相巻線
の１つに付勢電流を与えるための制御信号を発生するこ
とが一つの事象に相当する。

ステップ・モータの各位相巻線に所定の順序で付勢電流
を逐次与えることによってモータは回転するが、モータ
が等速で回転している状態ではそれら巻線は一定の時間
間隔で付勢されるので現事象に対する次の事象の遅れは
常に一定となる。

しかし、モータな加速する場合には現事象に対する次の
事象の遅れは短かくされなければならず、減速の場合に
は反対に長くされなげればならない。

従って、モータの速度を制御するには、現事象に対する
次の事象の遅延量を適宜制御する必要がある。

本発明によって、次の事象即ち次に付勢されるべき巻線
を指定する制御信号がプリンタ（モータ）へ出力される
時点を現事象の出力時点に対して任意の量だけ遅延され
ることが可能となる。

実施例 第１図は処理装置１０と関連して本発明の遅延制御回路
を示す。

処理装置１０は外部の制御記憶メモリ１１をアクセスす
るためのアドレス手段として命令アドレス・レジスタ１
２を持ち、そのレジスタ１２にはアドレス・リコール・
レジスタ１３及び一対のページ・レジスタ１４及び１５
が接続される。

命令アドレス・レジスタ１２出力とページ・レジスタ１
４，１５０一方の出力とを結合したアドレス出力が制御
記憶メモリ１１へ転送され、一つの選択された命令を命
令実行レジスタ１６へロードさせる。

そこでその命令は解読され、データ路１７に制御信号を
与える。

そのデータ路１７は演算論理装置１８及びその関連する
入力レジスタ１９，２０；バス３４を介してデータ記憶
メモリ（図示されてない）をアクセスするよう動作する
一連のレジスタ２１乃至２６；一連の汎用レジスタ２７
乃至２９及び入出力装置に関連して使用される一連のレ
ジスタ３０乃至３３にも接続される。

データ路１７は８ビツト幅である。メモリ・バス３４は
第１記憶アドレス上位桁レジスタ２１及び第１記憶アド
レス下位桁レジスタ２２を結合して或いは第２記憶アド
レス上位桁レジスタ２３及び第２記憶アドレス下位桁レ
ジスタ２４を結合して得られたアドレスの１６ビツトと
、記憶データ・レジスタ２５からの８ビツトと、メモリ
制御レジスタ２６からの８ビツトとから成る。

残りのビットはパリティ・ビットである。

入出力制御と関連するレジスタとして、Ｉ１０アドレス
及び制御レジスタ３０、第１Ｉ１０データ・レジスタ３
１．第２Ｉ１０データ・レジスタ３２及びＩ１０センス
又はステータス・レジスタ３３がある。

８ビツトの■１０センス又はステータス・レジスタ３３
のうちの１ビツトは次事象センス・ビットと呼ばれ次事
象タイマ回路と共に利用される。

線３５はこのビットに接続され、そのビットはそのビッ
ト線３５上の信号によりオンにセットされる。

第２図を参照すると、そのサイクルにおける処理シーケ
ンスはＩ１０センス又はステータス・レジスタ３３を定
期的にモニタ又は走査し、いずれかのビットがオンとな
って成る装置をサービスする必要があることを表わして
いるかどうかを決定する。

次事象センス・ビットだけを考えると、そのビットがオ
フであるとわかった場合、処理シーケンスは他の処理活
動に戻る。

そのビットがオンである場合、次の事象の処理に対して
予めメモリに記憶されていたカウント即ち次の事象の遅
延量に対応した値が読出される。

このカウントはデータ路１７に与えられ、ロード・カウ
ント信号の発生の際ＡＮＤ回路３８によってカウンタ３
７ヘゲートされる。

カウンタ３７はデータ路１７からは一つのレジスタのよ
うにみえるが６除算（÷６）カウンタ４２の出力によっ
て増数される（即ち、１ずつ進められる）ゲート付きの
カウンタである。

レジスタ３３における次事象センス・ビットがオンであ
るとき、後述のように既に現事象の命令サイクルに応答
してカウンタ３７が次の事象の遅延を計数しつつある場
合、そのカウンタ３７内のカウントに次事象カウントが
加算されそしてその結果がそのカウンタ３７に再記憶さ
れる。

第３図に示されるように、命令サイクルはＲ時間、Ｂ時
間、Ａ時間に区切られ、これら区切りの各々はシステム
・クロックとして働く発振器の基本出力を表わす４つの
区分を有する。

一つの命令サイクルでは、ＡＩ、Ｕ１８のＢレジスタ２
０がＢ時間中にロードされ、Ａレジスタ１９がＡ時間中
にロードされそしてその結果はＡＬＵ出力レジスタ（図
示されてない）又は汎用レジスタ２７乃至２９０１つに
貯蔵され、そこからＲ時間中にＡレジスタ１９にロード
される。

レジスタ３３における次事象センス・ビットがオンであ
ることを処理装置がみつげる時、次事象時間間隔がデー
タ記憶メモリからアクセスされそして命令サイクルのＢ
時間中にＢレジスタ２０にロードされる。

カウンタ３７がアクセスされ、その値が命令サイクルの
Ａ時間中にＡレジスタ１９にロードされそしてその加算
の結果が命令サイクルのＲ時間中にカウンタ３７に戻さ
れて貯蔵される。

第３図を参照すると、６除算カウンタ４２を増数する命
令パルスはＲ４時間の終了時に生ずるーＲＥＧ ＧＡ
ＴＥＣＮＴＬＯの正に向うパルスである。

６個の命令サイクル毎に６除算カウンタ４２及びカウン
タ・レジスタ３フ０両方の有効な増数動作が８１時間中
に生ずる。

次事象カウントをカウンタ３７の内容に加える命令サイ
クルはＢ１時間の後（カウンタ３７の読取りアクセスは
Ａ時間中に生ずる）に開始されそしてＡＬＵの結果がカ
ウンタ３７に読込まれてＲ３時間の終りに−ＲＥＧ
ＧＡＴＥＣＮＴＬｌの正に向う信号を開始する時に終了
する。

従って、カウンタ３７を増数するカウンタ４２かからの
クロック信号は命令サイクルの前に又は命令サイクルに
続いて生じ、それによって新しい即ち次の事象の遅延が
そのカウンタ３７の現在の内容に加えられる。

又、次の事象はＡＮＤゲート３９によってデータ路１７
から次事象レジスタ４０ヘゲートされる。

レジスタ４０は８ビツト・データ路に接続されているけ
れども、例えば、２相巻のステップ・モータの４つの巻
線を作動するような特定の動作の制御にはそのうちの４
ビツト位置だけが利用される。

即ち、次に付勢されるべき位相又は巻線を表わす信号が
レジスタ４０に入れられる。

勿論、適用例次第で８ビツトのうちの任意のビットが利
用可能である。

カウンタ３７及び次事象レジスタ４０がロードされた時
、レジスタ３３における次事象センス・ビットはオフに
されそして処理シーケンスは他の処理活動に戻る。

カウンタ３７は処理装置命令サイクル時間の関数である
パルスがカウントされることによって連続的に動作する
。

各命令サイクル毎にパルスが線４１によって６除算カウ
ンタ４２へ供給されるのでカウンタ３７を増数するパル
スは命令サイクルの６倍の周期で発生される。

例えば、５３３マイクロ秒のサイクル時間の処理装置と
関連して使用される時、カウンタ３７が受げるパルスの
間隔は３２マイクロ秒である。

従ってカウンタ３７は３２マイクロ秒の期間の１乃至２
５６倍の時間遅延を生ずることができる。

カウンタ３７は処理装置クロック又は発振器の出力の関
数として連続的に動作する。

カウンタ３７と関連した次の事象のタイミングは処理装
置命令サイクルに関して同期するけれども、処理装置及
び次事象タイミング回路は互いに非同期である。

カウンタ３Ｔの８個のビット位置の出力がａ回路４３の
入力を満足する状態に達する時線３５上に出力信号が生
ずる。

線３５上の信号はＡＮＤ回路４４が次事象レジスタ４０
のビット０乃至３の内容をそれぞれ現事象レジスタ４５
のピッ）Ｏ乃至３ヘゲートするようにさせ、一方この信
号はＩ１０センス及びステータス、レジスタ３３にも与
えられて次事象センス・ビットをオンにセットする。

データ路４６に接続された装置はレジスタ４５の内容に
従って制御される。

動作について言えば、カウンタ３７は６除算カウンタ４
２の出力によって増数されそしてＡＮＤ回路４３はすべ
て１という入力状態の発生によって満足されるので、ロ
ード・カウント信号の制御の下にＡＮＤ回路３８を介し
てカウンタ３７にロードされるカウントは実際には遅延
カウントの補数となる。

例えば、次の事象の遅延がカウンタ４２からカウンタ３
７に印加されるパルス周期の５０倍である場合、そのカ
ウンタ３７が４９をカウントするまでの間に２０６の値
がＡＮＤ回路３９を介してロードされ、その結果カウン
タ３７はカウンタ４２から５０個のパルスを受けた時８
桁すべて１（即ち２５５）に達してＡＮＤ回路４３から
出力を生じさせる。

一方、カウンタ３７が６除算カウンタ４２からのパルス
によって減数される場合、カウンタ３７が８桁すべてＯ
の状態になった後の１つのパルスによってすべて１の状
態になった時にＡＮＤ回路４３０入力が満たされるので
、カウンタ３７にロードされるカウントは所望の遅延値
より少なくなる。

従って、線３５上の出力は、ＡＮＤ回路４３への選択さ
れた入力線にインバータを挿入すること及びカウンタ３
７にロードされる値を修正することによってカウンタ３
７が任意の値をカウントした時に生ずるようにすること
ができる。

【図面の簡単な説明】

第１図は本発明の制御装置をその関連の処理装置の重要
な部分と関連して示した図、第２図は第１図の装置によ
って実施された遅延制御を行なう場合に関連するステッ
プを示す流れ図の一部分を示す図、第３図は処理装置命
令サイクルに関連する主要な制御信号のタイミング図で
ある。 １０・・・・・・処理装置、１８・・・・・・演算論理
装置、３７・・・・・・カウンタ、３８・・・・・・Ａ
ＮＤ回路、４０・・・・・・次事象レジスタ、４２・・
・・・・６除算カウンタ、４３・・・・・・ＡＮＤ回路
、４５・・・・・・現事象レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 一連の事象の発生を制御するための論理回路を有す
   る情報処理システムにおいて、 遅延カウンタと、 該システムの命令サイクルに応答して前記遅延カウンタ
   に所定の間隔の信号を与えて前記遅延カウンタを進めさ
   せる手段と、 前記遅延カウンタに接続され、前記遅延カウンタが所定
   の値に達した時前記論理回路へ出力信号を発生するよう
   動作するゲート手段と、 次の事象の遅延が完了する前の任意の時間において、前
   記遅延カウンタが前の出力信号後に受ける前記所定の間
   隔の信号相互間で前記次の事象の遅延に関連したカウン
   トを前記遅延カウンタに加えるための手段と、 より成る遅延時間制御回路。