JPH0294154A

JPH0294154A - デジタル制御装置

Info

Publication number: JPH0294154A
Application number: JP63245981A
Authority: JP
Inventors: Kenji Ito; 健司伊藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1990-04-04
Anticipated expiration: 2012-06-11
Also published as: JP2619016B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えばビデオテープレコーダ（以下、ＶＴ
Ｒと称す）のデジタルサーボ装置に適したデジタル制御
装置に関する。

（従来の技術）ＶＴＲのサーボ系のように、高精度・高安定・多機能性
か要求されるサーボ装置においては、デジタル方式が非
常に有効である。家庭用ＶＴＲのサーボ装置においても
、サーボ系に要求される多機能を１チツプに納めたデジ
タルサーボＩＣが実用化され、高精度化・高安定化・多
機能化へ寄与している。現在主流のデジタルサーボＩＣ
はカウンタ・ゲート等を用いたランダムロジックによる
いわゆるハードウェア構成によるものである。しかしな
がら、システムの柔軟性の向上、より高精度化の要求、
デジタル信号処理技術の応用（特に外付フィルタ類のデ
ジタルフィルタ化による外付部品の削減）等を考慮する
と、ｃｐｕ　＜中央演算処理装置）によるソフトウェア
方式のデジタルサ−ポが注目を集めつつある。

ＣＩ）　ｔＪによるラフ１〜ウエア方式の利点は、上記
のみにとどまらず、ＶＴＲのシステム制御をつかさどる
システムコントローラとしてのマイクロコンピュータと
デジタルサーボ装置におけるＣＰＵを共用し、時分割処
理によりサーボとシステム制御とを行なうことにより、
ハードの共用化を実現できることにある。

まず、ソフトウェア方式の概念を説明する。ラフ１〜ウ
エア方式においては、サーボ装置が時間軸処理を基本と
していることに着目し、高精度のクロックを計数する巡
回カウンタを用意してこのカウンタの内容を時間情報と
みなし、各種時間軸処理を行なう。すなわち、各種人力
パルスの到来時刻は入力パルス到来時点での前記巡回カ
ウンタの内容を入力レジスタにラッチして得られる。Ｃ
ＰＵは、これら入力レジスタのデータを基にして、各種
演算を行い、演算結果を出力レジスタへ出力する。出力
レジスタの内容は、前記巡回カウンタの内容と比較され
、各種出力パルスが所望の時間関係で出力される。

上述した概念に基づくソフトウェア方式の一楕成例を第
３図に示す。なお、第３図は、ＶＴＲのドラムサーボ系
の構成を代表として示すものであるが、キャプスタンサ
ーボ系に関しても、同様な構成となる。

第３図において、１は核となるＣＰＵであり、パスライ
ンＢＵＳを介して、入力レジスタ３，４゜５及び出力レ
ジスタ６，７．８の内容をアクセスする。また、各種人
力パルス（Ｖ、５ＹＮＣ，Ｄ。

ＰＧ、Ｄ、ＦＧ）に対して、割込み処理を行なうために
、これら人力パルスはＣＰＵＩの割込みボートＴＮＴに
供給される。２は前述した時計の役目をする巡回カウン
タであり、高精度のクロックＣＫを巡回的に計数する。

巡回カウンタ２の内容は、各種入力レジスタ３，４．５
及び各種出力パルス発生回路へ供給される。出力パルス
発生回路は、基本的には、ＣＰＵＩの処理結果をパスラ
インＢＵＳを介して出力レジスタ６，７．８へ格納し、
出力レジスタ６，７．８の内容と巡回カウンタ２の内容
とをコンパレータ１０．１１により比較して、所望の時
刻に各種出力パルス（Ｄ、ＦＦ。

Ａ、ＦＦ、ＰＶ）を得る。また、ＶＴＲサーボでは計算
処理されたデジタルサーボエラーの変調方式としては、
一般に容易に高精度にアナログ量へ変換できるパルス幅
変調方式（ＰＷＭ方式）を用いるため、ＰＷＭ波を発生
ずるためのＰＷＭ発生回路９も必要となる。

なお、第３図では、他の回路も示されるか、この発明の
説明には、さほど関係がないため、説明を省略する。

以上述べたように従来のソフトウェア方式のデジタルサ
ーボ装置は、入力パルスに従ってＣＰＵ１の割込み処理
を起動するとともに、時間情報を出力する巡回カウンタ
２のカウント値の読込み等を行うに当なって、ＣＰＵＩ
の動作速度がカウンタ２の動作速度より遅いことを補償
するため、カウンタ２のカウント値を入力レジスタ３，
４．５に一時的に保持するような構成をとっている。

しかし、このように、入力レジスタ３，４．５にカウン
タ２のカウント値を保持するような構成では、多くの入
力レジスタ３，４．５や出力レジスタ６，７．８を必要
とし、さらには、比較動作やＰＷＭ発生動作もハードウ
ェアによって行なわなければならないため、ハードウェ
アが大きくなるという問題があった。

また、比較動作やＰＷＭ発生動作をハードウェアによっ
て行なう必要があることにより、システムの柔軟性にも
欠けるという問題があった６（発明が解決しようとする
課題）以上述べたように、従来のソフトウェア方式のデジタル
サーボ装置においては、ハードウェアの規模が大きく、
かつ、システムの柔軟性に欠けるという問題があった。

そこで、この発明はハードウェアの規模が小さく、かつ
、システムの柔軟性の高いソフトウェア方式のデジタル
サーボ装置を実現可能なデジタル制御装置を提供するこ
とを目的とする。

［発明の構成］（課題を解決するための手段）上記目的を達成するなめにこの発明は、例えば、第１図
を参照しながら説明すると、ＣＰＵ２１の命令実行用ク
ロックＣＫＯＯ分周出力に従ってＣＰＵ２１の割込み処
理を起動するとともに、入力レジスタ２３や出力レジス
タ２４に割込み処理対象となる人力パルスや割込み処理
結果を保持し、さらに、割込み実行回数をＣＰＵ２１の
内部ＲＡＭに保持しておき、この保持内容を割込み処理
の時間情報として利用するようにしなものである。

（作用）上記構成によれば、従来よりも入力レジスタ２３や出力
レジスタ２４の数を少なくすることができるので、ハー
ドウェアの縮小を図ることができる。

また、比較動作やＰＷＭ波発生動作も含めたすべての動
作をＣＰＵ２１のソフトウェアにより実行することがで
きるため、ハードウェアを縮小することかできるととも
に、システムの柔軟性を高めることができる。

（実施例）以下、図面を参照しながらこの発明の実施例を詳細に説
明する。

第１図はこの発明の一実施例の構成を示す回路図である
。

この第１図において、システムクロックＣＫＯは、ＣＰ
Ｕ２１の命令実行うロックの入力端子ＣＰに供給され、
ＣＰＵ２１はこのクロックＣＫ。

の周期で処理を行なう。タロツクＣＫ、はさらに分周器
２２へ供給され、適切な分周比Ｎで分周されてサーボ処
理用クロックＣＫＩ　となる。このサーボ処理用クロッ
クＣＫＩは、ＣＰＵ２１の割込み端子ＩＮＴへ供給され
、ＣＰＵ２１の割込み処理を起動させる。

さらに、このクロックＣＫＩは入力レジスタ２３及び出
力レジスタ２４の同期化クロック入力端子ＣＫにも供給
されるにれにより、入出力パルスはサーボ処理クロック
ＣＫＩに同期さぜられる。

入力レジスタ２３の入力端子には各種サーボ用人力パル
ス（ＶＳＹＮＣ，Ｄ、ＰＧ、Ｄ、ＦＧ）が入力されてい
る。出力レジスタ２４の出力端子には、各種サーボ用出
力パルス（Ｄ、ＰＷＭ、Ｄ。

ＦＦ、Ａ、ＦＦ、ＰＶ）が出力されている。

入力レジスタ２３及び出力レジスタ２４は共通のパスラ
インＢＵＳを介して、ＣＰＵ２　Ｌのパスラインへ接続
されている。

上記構成において、動作を説明する。

ます、ＣＰＵ２１の割込み信号であるサーボ処理クロッ
クＣＫ１は、第３図の従来方式における巡回カウンタ２
のクロックＣＫに相当する。従来方式では、このクロッ
ク周期精度で専用ハードウェアを動作させ、時間レート
を遅くしてＣＰＵＩの負担を軽減していたが、この実施
例では、このタロツクＣＫ１周期間に前記ハードウェア
と同等の処理をすべてＣＰｔ１２１のソフトウェア処理
により実現する必要がある。例えば、すべての処理に要
する命令ステップ数の最大値をＭ、サーボ処理クロック
ＣＫ工の周期をＴｃＫ　、ＣＰＵ２１の命令実行り１７
ヅクＣＫＯの周期をＴｃｐとし、すべての命令かＣＫＱ
周期で完了するとすると、次式が成立する必要がある。

ＴＣＰ≦Ｔｃ　Ｋ　／　Ｍ・−−−（１）（１）式にお
いて、等号が成立する時には、ＣＰＵ２１はサーボ処理
のみを行なうことになる。

また、先の説明では、すべての命令かＣＫ、周期で完了
するとしたか、そうでない場合は、その分を考慮してお
く必要がある。

ＣＰＵ２１はサーボ処理クロックＣＫＩにより割込み処
理を開始する。割込み処理ルーチンの基本フローチャー
トを第２図に示す。ます、従来の巡回カウンタ２の内容
に相当するＲＡＭの内容Ｃを１プラスする（ステップＳ
１．３２参照）、Ｃの値は、サーボ処理クロックＣＫ、
ごとに１加算されるため、従来の巡回カウンタ２と同様
の役目を果たす。次に、入力レジスタ２３の内容を見て
、各種人力パルスに対するビットの情報（０か１）を検
査し、かつ、一つ前の割込み処理時の入力レジスタ２３
の内容ＩＮＯと比較することにより、入力パルスのサー
ボ処理クロック精度の変化を見る。

例えば、入カバルスの立上がりエツジにおいてサーボ処
理をする場合には、ＴＮＯの入力信号相当ビットか０で
、入力レジスタ２３の入力パルス相当ビットが１である
ならば、立上がりエツジであると判定して、その入力信
号に対応するサーボ処理ルーチンへジャンプするくステ
ップＳ３　、　Ｓ４参照）。各サーボ処理の結果は、内
部ＲＡＭに格納するだけでなく、出力信号に相当するビ
ットに処理結果（０か１）を代入して、出力レジスタ２
４へ送る（ステップＳＳ、Ｓ６）、こうして、割込み処
理ルーチンが終了する。

入力レジスタ２３は、サーボ処理クロックで同期化され
ているため、割込み処理中にその内容が変化することは
なく、安定に演算できる。また、出力レジスタ２４も同
期化が施されているため、その出力タイミングもサーボ
処理クロックＣＫ。

に同期し、高精度で安定な出力を得ることができる。

上記構成によれば、従来よりも入力レジスタ２３や出力
レジスタ２４の数を少なくすることかできるので、ハー
ドウェアの縮小を図ることができる。

また、比較動作やＰＷＭ波発生動作も含めたすべての動
作をＣＰＵ２１のソフトウェアにより実行することがで
きるため、ハードウェアを縮小することができるととも
に、システムの柔軟性を高めることができる。

以上述べた構成は、サーボ処理のみに注目した構成であ
るが、より一般的には、システム制御をも含めて考える
必要がある。システム制御をも含めて実現する方法とし
ては、以下の方法が考えられる。

（１）あくまでＣＰＵは一つとし、前記サーボ処理ルー
チンの余った時間にシステム制御を実行する方法。この
場合、システム制御に必要なタイマー・カウンタ等のハ
ードウェアもサーボ処理同様の方式を用いることにより
専用のハードウェアなしで実現できる。ただし、ＣＰＵ
の実行速度にはより高速性が要求される。

（２）システム制御用のＣＰＵを別に設ける方法。

この場合、サーボ処理のモードや処理結果等の授受を行
なう必要があり、次の二通りが考えられる。

（ａ）サーボ用ＣＰＵとシステムコントロール用ＣＰＵ
とのＲＡＭ領域を共用する（ｂ）シリアルデータによる送受信によるデータのやり
とり。

いずれの方法を用いるにしても、この発明によるデジタ
ルサーボ装置を核にすることにより、システム制御処理
まで含めたシステムを容易に実現することができる。

また、この発明は、ＶＴＲのデジタルサーボやシステム
制御だけでなく、時間軸処理を行う割込み処理一般に適
用することができる。

［発明の効果］以上述べたように、この発明によれば、従来のソフトウ
ェア方式のデジタルサーボ装置において必要であった専
用ハードウェアをソフトウェア処理化することができる
ため、ハードウェアを縮小することができるとともに、
ハードウェアの変更が可能となり、システムの柔軟性を
著しく高めることができる。さらに、入出力パルスも割
込み起動用のパルスに同期化されているため、高精度で
高安定なデジタル制御を実現することかできる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図の動作を説明するためのフロチャート、第３
図は従来のソフトウェア方式のデジタルサーボ装置の構
成を示す回路図である。２１・・・ＣＰＵ、２２・・・分周器、２３・・・入力
レジスタ、２４・・・出力レジスタ。出願人代理人　弁理士　鈴江武彦

Claims

【特許請求の範囲】所定の周期で割込み処理を実行可能で、かつ、その割込
み実行回数を保持可能な演算処理手段と、この演算処理
手段の命令実行用クロックを分周し、上記割込み処理を
起動するためのパルスを出力する分周手段と、この分周手段の出力パルスに従って、上記割込み処理の
対象となる入力パルスを保持する入力保持手段と、上記分周手段の出力パルスに従って、上記割込み処理の
処理結果を保持する出力保持手段とを具備し、上記割込み実行回数の保持データを時間データとして上
記割込み処理によって時間軸処理を行なうように構成さ
れていることを特徴とするデジタル制御装置。