JPH04123610A - タイミングパルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第５図〜第７図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ）本発明の一実施例（第２図、 第３図、 第７図） （ｂ）本発明の他の実施例（第４図） 発明の効果 〔概要〕 制御信号としてのタイミングパルスを発生するタイミン
グパルス発生回路に関し、特にモータ制御に最適なタイ
ミングパルスを発生させることができるタイミングパル
ス発生回路に関し、出力するタイミングパルス間のＯＮ
状態重複を防止することができるタイミングパルス発生
回路を提供することを目的とし、 位相が異なる同一周波数の複数クロック信号に同期して
複数の保持データのシフト動作を行い、当該シフト動作
に基づいて生じる複数の並列出力及び直列出力を出力す
る複数のシフトレジスタと、前記複数のシフトレジスタ
から出力される複数の各並列出力の論理積条件を求めて
タイミングパルスを出力する論理積演算手段とを備える
ものである。

〔産業上の利用分野〕

本発明は制御信号としてのタイミングパルスを発生する
タイミングパルス発生回路に関し、特にモータ制御に最
適なタイミングパルスを発生させることができるタイミ
ングパルス発生回路に関する。

近年、タイミングパルス発生回路は各種の制御装置に適
用され、この制御装置の１つとしてモータの速度・トル
ク等を可変制御するモータ制御装置に用いられる。

このモータ制御装置としてのタイミングパルス発生回路
は、モータの動作が高速化すると共に、高精度化するに
伴い、制御信号となるタイミングパルスの発生動作も高
速且つ高精度なものが要求される。

このため、モータ制御装置としてコンピュータを用いる
マイコン制御が一般化し、各種のモータ制御用コンピュ
ータが開発されている。このモータ制御用コンピュータ
は制御用ソフトウェアが複雑になるため、制御に適した
専用ハードウェア、特にパルス発生部をハードウェア化
してソフトウェアの負担を軽減するタイミングパルス発
生回路が必要となる。

〔従来の技術〕

従来、この種のタイミングパルス発生回路として第５図
ないし第７図に示すものがあった。第５図は従来のタイ
ミングパルス発生回路の概略構成図、第６図は従来回路
の動作タイミングチャート、第７図はモータ制御に適用
した一般的なタイミングパルス発生回路の説明図を示す
。

前記各図において従来のタイミングパルス発生回路は、
モータ２００にける励磁巻線２０１〜２０４の相数（４
個）に対して２倍の数（８個）のレジスタ１８〜１ｈを
直列に接続し、当該レジスタｌａ〜ｌｈのうちレジスタ
ｌｂ、ｌｄ、１　ｆ。

ｌｈの並列出力ＱＱ、Ｑ、Ｑ　　をタイミｌｂ’　　Ｉ
ｄ　　　ｌＩ　　　ｌｂ ングパルスＴｌ−７４として出力する構成である。

次に、上記構成に基づ〈従来回路の動作について説明す
る。まず、各レジスタ１８〜１ｈの記憶値をＣＰＵ６か
らの制御に基づいてバス５を介して初期設定する。例え
ば、レジスターａの入力信号Ｓ　を「１」とし、レジス
ターｂ〜１ｈの入力信号Ｓ、〜Ｓ、をいずれもｒＯＪと
する初期設定がなされたものとする。

この初期設定後にクロック信号ＳＴ＋が入力されると、
このクロック信号ｔｌに同期して各レジスターａ〜１ｈ
の記憶値を順次サイクリックにシフトさせる。即ち、当
初の二値化情報「１、ｏｌ・・・０」から「０．１．０
、・・・０」さらに「０、ｏｌｌ、０、・・・０」へ桁
移行させてシフト動作を実行する。

このシフト動作により、前記第６図に示すように前記レ
ジスターｂ、ｌｄ、ｉｆ、ｌｈから並列出力ＱＩｂ”Ｉ
ｄ”ＩＩ”ＩｈがタイミングパルスＴ１〜Ｔ４として出
力されることとなる。

〔発明が解決しようとする課題〕

従来のタイミングパルス発生回路は以上のように構成さ
れていることから、出力される各タイミングパルスＴ！
〜Ｔ４の相互間で同時に立上り・立下り状態となるため
、各タイミングパルス１１〜１４間でのＯＮ状態の重複
が生じる。このＯＮ状態の重複は、第６図中において時
刻ｔ１１のタイミングパルスＴ−Ｔ、時刻’＋２のタイ
ミングパルスＴ−Ｔ、時刻ｔ１３のタイミングパルスＴ
　φＴ　１時刻ｔ１４のタイミングパルスＴＴ５等で生
じることとなる。このようなタイミングパルスＴ１〜Ｔ
４相互間のＯＮ状態の重複は、タイミングパルスをモー
タ制御用に用いた場合には、必要のない励磁巻線２０１
〜２０４の複数の相を励磁することとなり、モータ駆動
の消費電力が太き（なるという課題を有していた。

また、従来のタイミングパルス発生回路はタイミングパ
ルスのタイミング、パルス幅等を変更する場合、例えば
タイミングパルスにより被制御側のモータ励磁方式を変
更するとき等において、度パルス発生動作を停止した後
にＣＰＵ６の制御に基づいてバス５を介して総てのレジ
スタ１ａ〜１ｈの記憶値を解除して新たな初期設定の記
憶値を書込んで変更し、再度起動してパルス発生動作を
行なう必要がある課題を有していた。

本発明は前記課題を解決するためになされたもので、出
力するタイミングパルス間のＯＮ状態重複を防止するこ
とができるタイミングパルス発生回路を提供することを
目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図を示す。

同図において本発明に係るタイミングパルス発生回路は
、位相が異なる同一周波数の複数クロック信号（Ｓ　　
、・・・、Ｓｌ、）に同期して複数の保持データのシフ
ト動作を行い、当該シフト動作に基づいて生じる複数の
並列出力（Ｑｌ、・・・Ｑ１８、　　、Ｑ　・・・Ｑ　
）及び直列出力（Ｑ　　、・・・、Ｑ　）をｍｌ　　　
　＋＋＋　　　　　　　　　　　　　　　　１＋　　　
　　　　　＋＋＋＋＋＋＋る複数のシフトレジスタ（１
１、・・・　Ｉｎ）と、前記複数のシフトレジスタ（１
１、・・・　ｉｎ）から出力される複数の各並列出力（
Ｑ、、・・・Ｑｌｍ、・・・、ＱＩｌｌ・・・Ｑ□）の
論理積条件を求めてタイミングパルス（Ｔ　１Ｔ２、・
・・、Ｔ　）を出力する論ｎ 埋積演算手段（３）とを備えるものである。

〔作用〕

本発明においては、位相の異なる同一周波数の複数のク
ロック信号に基づいて複数のシフトレジスタから複数の
並列出力を出力し、当該複数の並列出力について論理積
条件を求めてタイミングパルスを生成することにより、
クロック信号の位相差に基づいて複数のタイミングパル
スの立上り時間に差異が生じることとなり、複数のタイ
ミングパルス相互間におけるＯＮ状態の重複を防止する
。

〔実施例〕

（ａ）本発明の一実施例 以下、本実施例に係るタイミングパルス発生回路を第２
図、第３図、第７図に基づいて説明する。

この第２図は本実施例概略構成図、第３図は本実施例動
作タイミングチャート、第７図はモータ制御に適用した
場合の説明図を示す。

前記各図において本実施例に係るタイミングパバス発生
回路は、複数のレジスタ１１　ａ　−１１ｄを直列に接
続し、当該複数のレジスタｌｌａ〜ｌｉｄに格納される
記憶値をクロック信号”ＴＩに同期して順次サイクリッ
クにシフトさせる第１〜シフトレジスタ１１と、複数の
レジスタ１２ａ〜１２ｄを直列に接続し、当該複数のレ
ジスタ１２ａ〜１２ｄに格納される保持データの記憶値
をクロック信号”Ｔ２に同期して順次サイクリックにシ
フトさせる第２シフトレジスタ１２と、前記第１及び第
２の各シフトレジスタ１１．１２から出力される各並列
出力Ｑ　　−Ｑ　　、Ｑ　　−Ｑ　　の１！　　　４ｄ
　　　２ｓ　　　２ｄ 論理積条件を求めてタイミングパルスＴＩ〜Ｔ４を出力
する論理積演算部３と、前記第１及び第２の各シフトレ
ジスタ１１．１２から出力される各並列出力Ｑ−ＱＱ−
Ｑ　　を繰返し出力すＩｓ　　　ｌｄ’　　２１　　２
ｄ るか、変更して出力するかを切替える接続端子Ａ１Ｂを
有する切替部２１．２２とを備える構成である。

次に、前記構成に基づく本実施例回路の動作を■通常出
力動作と■変更出力動作とに分けて説明する。なお、入
出力のタイミングについて、入力信号ＳＩｔ〜５Ｉｄ１
Ｓ２□〜”２ｄはクロック信号■通常出力動作 まず、第１、第２の各シフトレジスタ１１．１２はＣＰ
Ｕ６の制御動作に基づいてバス５を介して各レジスタ１
１　ａ　〜１１　ｄ　、　１２　ａ　〜１２　ｄに入力
信号ｓ　　−ｓ　　、ｓ　　−ｓ　　が入力されて１鳳
　　１ｄ　　　２１２４ 初期設定がなされる。

この初期設定の後に切替部２１．２２を各接続端子Ａ側
に切替え接続し、クロック信号ＳＴｌ”Ｔ２が入力され
る。このクロック信号’Ｊｌ、Ｓｉ２に同期して第１及
び第２の各シフトレジスタ１１．１２はシフト動作を実
行し、各並列出力Ｑ−ＱＱ−Ｑ　　を出力すると共に直
列比ｌ暑　　　　１ｄゝ　　　２１　　　２４力Ｑ　　
、Ｑ　　を出力する。

ｌｄ　　　２１ 前記第１及び第２の各シフトレジスタ１１１２の各並列
出力ＱＩｓ〜Ｑ！６、Ｑ２．〜Ｑ２ｄが論理積演算部３
へ入力され、この論理積演算部３は各アンド素子３ａ〜
３ｄで論理積条件を求めてタイミングパルスＴ１〜Ｔ４
を生成する。

このタイミングパルスＴｌ−Ｔ４はクロックパルス”Ｔ
１１Ｓ７２のサイクル幅、位相差及び各レジスタｌｌａ
　〜ｌｉｄ、１２ａ＝１２ｄの保持データによりその内
容が決定される。即ち、タイミングパルスＴｔ〜Ｔ４の
サイクル幅はクロックパルスＳＴ１、Ｓ１２のサイクル
幅で特定され、タイミングパルスＴ１〜Ｔ４の信号数は
各レジスタｌｌａ〜ｌｉｄ、１２ａ　〜１２ｄの保持デ
ータにより特定される。具体的には、前記タイミングパ
ルスＴＩは時刻ｔ１で立上がり時刻ｔ２で立下がり、タ
イミングパルスＴ２は時刻ｔ３で立上がり時刻ｔ４で立
下がり、またタイミングパルスＴ３は時刻ｔ５で立上が
り時刻ｔ６で立下がる。このように各タイミングパルス
Ｔｌ−７４の各立上り時刻に時間差ｔ　　−ｔ　　５ｔ
ｓ−Ｔ４、Ｔ７　ｔｉがあり、各タイミングパルスＴ　
ｔ　”’　Ｔ　４の相互間で同時にＯＮ状態（オーバー
ラツプ部分）となることが防止できるととなる。

前記タイミングパルスＴ１〜Ｔ４の立上り時間差（ノン
オーバーラツプ幅）ｔ−ｔ−ｔ５１４．１　−１　　は
クロック信号ｓ　　、ｓ　　の位７　　　　６　　　　
　　　　　　　　　　　　丁Ｉ　　　　　Ｔ２相差δに
より特定される時間である。

以上のようにして出力されるタイミングパルスＴ　ｒ　
””’　Ｔ　４は二値化情報ｒｌ、０．θ、Ｏ」が順次
サイクリックに変化し、この変化した内容を有するタイ
ミングパルスＴ！〜Ｔ４が電源制御部１００に入力され
、この電源制御部１００のＭＯＳ　　ＦＥＴを駆動制御
してモータ２００の各励磁巻線２０１〜２０４の電流を
供給する。なお、前記タイミングパルスＴｌ〜Ｔ４は同
時ＯＦＦ状態が存在するが、モータ２００の回転にはあ
る程度の慣性があるため特に大きなトルクを必要としな
い限り回転動作に支障を来すことなはい。

■変更出力動作 前記タイミングパルスＴｔ〜Ｔ４の出力動作継続中にタ
イミングパルスＴ１〜Ｔ４の信号数を変更する場合は以
下の通り行なう。まず、ＣＰＵ６の制御に基づいてバス
５を介してバッファ４１．４２内に変更データを格納す
る。この変更データが格納された後に切替部２１．２２
を各接続端子Ｂ側に切替え接続し、変更データを第１、
第２の各シフトレジスタ１１．１２の各レジスタ１１８
１１２ａに入力する。

前記切替部２１，２２の切替えタイミングはレジスタ１
ｌａ１１２ａが同期してシフト動作を行なうクロックパ
ルスＳ　、Ｓ　の−周期内で切替ＴＩ　　　、Ｔ２ 動作がなされ、第１、第２の各シフトレジスタ１１．１
２の各シフトを動作を停止させることなく保持データの
内容を変更できることとなる。

この具体的な動作として変更前のタイミングパルスＴｌ
−Ｔ４の二値化情報が「１．０．０．０」である場合に
、これを二値化情報「１．１．０．０」に変更する動作
タイミングチャートは第３図の通りである。同図におい
て、時刻ｔ８において第１シフトレジスタ１１の並列出
力Ｑ１．〜Ｑｌｄが「１．０．０．０」であり、また時
刻ｔ９において第２シフトレジスター２の並列出力Ｑ２
１〜Ｑ２ｄが「１．０．０．０」であることから、タイ
ミングパルスＴ　　−Ｔ４の二値化情報は［１，０，０
、Ｏ」である。

まず、第１のシフトレジスター１の変更動作においては
、レジスターｉｄの出力Ｑｌｄがレジスター１ａに入力
された時刻ｔ′８の後に切替部２１を接続端子Ｂ側に切
替える。この切替部２１の切替信号が「１」　（立上が
っている状態）の間、切替郡部２１は接続端子Ｂ側への
切替状態を維持する。この切替状態でバッファ４１に格
納された二値化の変更データ「１」をレジスターｌａに
出力して保持データとする。この変更された「１」は時
刻ｔ　からｔ１４の間でレジスターｌａの出力Ｑｌ、を
「１」状態とする。また、時刻ｔＨで次のデータを取込
むこととなるので、時刻ｔ１３より前で切替部２１の切
換信号が「０」に立下がり、切替部２１の接続端子Ａ側
に切替える。この接続端子Ａ側への切替えにより、以降
のデータをレジスターｉｄからの出力ＱＩｌｌを入力で
きることとなる。

また、第２のシフトレジスタ１２の変更動作も前記第１
のシフトレジスタ１１と同様なタイミングで保持データ
を「０」から「１」へ変更できることとなる。この「０
」から「１」へのデータ変更のためのシストレジスタｌ
ｌａ、１２ａが信号を取込むタイミングを第３図中斜線
部として示し、この斜線部で「０」から「１」に変更す
る。なお、クロック信号Ｓ　１８　が「１」から「０」
に変ＴＩ　　　Ｔ２ 化するときにシフトレジスタの出力が変化することとな
る。

前記保持データの変更により、第１１第２の各シフトレ
ジスタ１１．１２の各並列出力Ｑｌｒ〜Ｑ、Ｑ−Ｑ　　
が共に二値化情報「１．１．０．１４　　２１Ｎ Ｏ」となり、これらの論理積条件を論理積演算部３で求
めることによりタイミングパルスＴ１〜Ｔ４の二値化情
報を「１．１．０．０」としてこれをサイクリックに出
力できることとなる。

前記変更後の二値化情報「１．１．０．０」を有するタ
イミングパルスＴ１〜Ｔ４が電源制御部１００に入力さ
れてＭＯＳ　　ＦＥＴを駆動制御することにより、モー
タ２００が大きなトルクで回転駆動できることとなる。

（ｂ）本発明の他の実施例 第４図は他の実施例のシフトレジスタ及び切替部の概略
構成図を示す。同図において他の実施例に係るタイミン
グパルス発生回路は、前記第２図記載実施例と同様に二
つのシフトレジスタ、論理積演算部及び切替部を有して
構成されるものであるが、前記二つのシフトレジスタ及
び切替部の構成を異にする。

前記二つのシフトレジスタは、各々レジスタ１０ａ　〜
１０ｄとレジスタ１０ｅ、１０ｆとを直列接続し、各レ
ジスタ１０ａ〜１０ｆの並列出力ＱＯｓ〜ＱｏＩを出力
すると共にレジスタ１０ｄ１１０ｆの各直列出力を出力
する構成である。

前記切替部は、並列出力Ｑ０．〜Ｑ０１を出力する場合
にレジスタ１０ｆの直列出力をシフトレジスタ１０に直
列入力として入力する接続端子Ａと、並列出力Ｑ　　−
Ｑ　　　を出力する場合にレジスタ０＞　　　１０４ １０ｄの直列出力をシフトレジスタｌＯに直列入力とし
て入力する接続端子Ｂと、並列出力Ｑ。ａ〜Ｑ０１・Ｑ
０１〜ＱＯｄの信号内容を変更する場合に変更データを
入力する接続端子Ｃとを備える構成である。

前記構成に基づいて本実施例回路は、タイミングパルス
Ｔ　ｌ−Ｔ　ａとタイミングパルスＴ、〜Ｔ４とを切替
えて出力できると共に、各タイミングパルスＴ　　−Ｔ
　　、Ｔ　　−Ｔ４の信号内容をも変更して出力できる
こととなる。

特に、本実施例回路をモータ制御として使用する場合に
はモータの相数が６相、４相のいずれにも適合するタイ
ミングパルスＴ１〜Ｔ６、Ｔ１〜Ｔ４を切替部２０の切
替動作のみで出力できることとなる。

なお、前記各実施例においてはモータの制御装置として
タイミングパルス発生回路を構成したがその他のタイミ
ングパルスを必要とするコンピュータ等について適用す
ることもできる。

［発明の効果〕 以上のように本発明においては、位相の異なる同一周波
数の複数のクロック信号に基づいて複数のシフトレジス
タから複数の並列出力を出力し、当該複数の並列出力に
ついて論理積条件を求めてタイミングパルスを生成する
ことにより、クロック信号の位相差に基づいて複数のタ
イミングパルスの立上り時間に差異が生じることとなり
、複数のタイミングパルス相互間におけるＯＮ状態の重
複を防止できるという効果を有する。

また、複数のタイミングパルス相互間におけるＯＮ状態
の重複時における重複幅を制御できるという効果を有す
る。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例概略構成図、第３図は第２図
記載実施例の動作タイミングチャート、 第４図は本発明の他の実施例概略構成図、第５図は従来
のタイミングパルス発生回路の概略構成図、 第６図は従来のタイミングパルス発生回路の動作タイミ
ングチャート、 第７図はタイミングパルス発生回路をモータ制御に適用
した場合の説明図を示す。 １１．１２〜１ｎ・・・シフトレジスタ１１ａ　〜ｌｉ
ｄ、１２ａ　〜１２ｄ−レジスタ、２１．２２〜２ｎ・
・・切替部（切替手段）３・・・論理積演算部 ３８〜３ｄ・・・アンド素子 ４１．４２・・・バッファ ５・・・バス ６・・・ＣＰＵ １００・・・電源制御部 ２００・・・モータ 出願人代理人　　石　　川　　泰　　男、ＨとＢ月０杷
０実方ｎ例雇己明り講方（巨躬　４　区 クロ・）７ａ号ｔ１ 捉釆Ｏタオミンクつマルス４Ｌ生、ＥＬ百トＯ概絡構方
ｔｍ綾 ν 回 従来のり代ングパルス８回路の動作外伎ンクづｒ−１−
第　　６　　図 タイミン７パルス発生回！８−ｔモータ制御１ニ通用Ｌ
Ｅｉ希合の艶日片固躬 固

Claims (1)

1. 【特許請求の範囲】 １、位相が異なる同一周波数の複数クロック信号（Ｓ＿
   Ｔ＿１、・・・、Ｓ＿Ｔ＿ｎ）に同期して複数の保持デ
   ータのシフト動作を行い、当該シフト動作に基づいて生
   じる複数の並列出力（Ｑ＿１＿１・・・Ｑ＿１＿ｎ、・
   ・・、Ｑ＿ｎ＿１・・・Ｑ＿ｎ＿ｎ）及び直列出力（Ｑ
   ＿１＿ｎ、・・・、Ｑ＿ｎ＿ｎ）を出力する複数のシフ
   トレジスタ（１１、・・・、１ｎ）と、 前記複数のシフトレジスタ（１１、・・・、１ｎ）から
   出力される複数の各並列出力（Ｑ＿１＿１・・・Ｑ＿１
   ＿ｎ、・・・、Ｑ＿ｎ＿１・・・Ｑ＿ｎ＿ｎ）の論理積
   条件を求めてタイミングパルス（Ｔ＿１、Ｔ＿２、・・
   ・、Ｔ＿ｎ）を出力する論理積演算手段（３）とを備え
   ることを 特徴とするタイミングパルス発生回路。 ２、前記請求項１記載のタイミングパルス発生回路にお
   いて、 前記タイミングパルス（Ｔ＿１、Ｔ＿２、・・・、Ｔ＿
   ｎ）を順次繰返して出力する場合に前記直列出力（Ｑ＿
   １＿ｎ、・・・、Ｑ＿ｎ＿ｎ）を複数のシフトレジスタ
   （１１、・・・、１ｎ）に直列入力として入力し、前記
   タイミングパルス（Ｔ＿１、Ｔ＿２、・・・、Ｔ＿ｎ）
   を変更して出力する場合に変更データを前記複数のシフ
   トレジスタ（１１、・・・、１ｎ）に直列入力として切
   替えて入力する切替手段（２１、・・・、２ｎ）を備え
   ることを 特徴とするタイミングパルス発生回路。 ３、前記請求項１記載のタイミングパルス発生回路にお
   いて、 前記タイミングパルス（Ｔ＿１、Ｔ＿２、・・・Ｔ＿ｎ
   ）を順次繰返して出力する場合に前記直列出力（Ｑ＿１
   ＿ｎ、・・・、Ｑ＿ｎ＿ｎ）を複数のシフトレジスタ（
   １１、・・・、１ｎ）に直列入力として入力し、前記タ
   イミングパルス（Ｔ＿１、Ｔ＿２、・・・Ｔ＿ｎ）のう
   ちいずれかのタイミングパルス（Ｔ＿１、Ｔ＿２、・・
   ・Ｔ＿ｎ＿−＿ｍ）を順次繰返して出力する場合に前記
   直列出力（Ｑ＿１＿ｎ、・・・、Ｑ＿（＿ｎ＿−＿ｍ＿
   ）＿ｎ）を複数のシフトレジスタ（１１、・・・、１ｎ
   −ｍ）に直列入力として切替えて入力し、前記タイミン
   グパルス（Ｔ＿１、Ｔ＿２、・・・、Ｔ＿ｎ）を変更し
   て出力する場合に変更データを前記複数のシフトレジス
   タ（１１、・・・、１ｎ）に直列入力として切替えて入
   力する切替手段（２１、・・・、２ｎ）を備えることを 特徴とするタイミングパルス発生回路。