JPS62292458A - サ−マルヘツド - Google Patents
サ−マルヘツドInfo
- Publication number
- JPS62292458A JPS62292458A JP61136678A JP13667886A JPS62292458A JP S62292458 A JPS62292458 A JP S62292458A JP 61136678 A JP61136678 A JP 61136678A JP 13667886 A JP13667886 A JP 13667886A JP S62292458 A JPS62292458 A JP S62292458A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- thermal head
- signal
- shift register
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010438 heat treatment Methods 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の詳細な説明
〔産業上の利用分野〕
本発明は、サーマルヘッドに関するものである。
従来のサーマルヘッドは、第３図に示すように１つの画
信号３０１をデータ入力とし、１つのクロック信号３０
２をクロック入力とし、クロック信号３０２で画信号３
０１を順次転送するシフＩ・レジスタ３０３と、シフト
レジスタ３０３の各々のビット出力をデータ入力とし、
同一のラッチパルス３０４でラッチするラッチ回路３０
５〜３１２と、ラッチ回路３０５〜３１２の各々の出力
とイネーブル信号３３１．３３２との論理積を出力とす
るゲート回路３３３〜３４０と、ゲート回路３３３〜３
４０の出力で発熱抵抗体３１３〜３２０に流れる電流を
制御するスイッチ回路３２１〜３２８で構成されていた
。なお、図中、３３０は共通接地電極、３２９は記録電
源である。
信号３０１をデータ入力とし、１つのクロック信号３０
２をクロック入力とし、クロック信号３０２で画信号３
０１を順次転送するシフＩ・レジスタ３０３と、シフト
レジスタ３０３の各々のビット出力をデータ入力とし、
同一のラッチパルス３０４でラッチするラッチ回路３０
５〜３１２と、ラッチ回路３０５〜３１２の各々の出力
とイネーブル信号３３１．３３２との論理積を出力とす
るゲート回路３３３〜３４０と、ゲート回路３３３〜３
４０の出力で発熱抵抗体３１３〜３２０に流れる電流を
制御するスイッチ回路３２１〜３２８で構成されていた
。なお、図中、３３０は共通接地電極、３２９は記録電
源である。
上述した従来のサーマルヘッドは、ヘッド全体で１つの
シフトレジスタを構成しているので、シフトレジスタに
１ライン分の画信号を転送するのにヘッド全体のドツト
数と転送りロック周期の積に相当する時間を要していた
。
シフトレジスタを構成しているので、シフトレジスタに
１ライン分の画信号を転送するのにヘッド全体のドツト
数と転送りロック周期の積に相当する時間を要していた
。
近年、サーマルヘッドでは高速化が要求され、その一つ
の解決策として高速動作可能なシフトレジスタと使用し
て高速なサーマルへ・ソドを実現する方法がある。しか
し、このようなサーマルヘッドでは高速動作可能なシフ
トレジスタが高価であり、−・方サーマルヘッドでは多
数のシフトレジスタを使用しているということから高価
になってしまうという欠点があった。
の解決策として高速動作可能なシフトレジスタと使用し
て高速なサーマルへ・ソドを実現する方法がある。しか
し、このようなサーマルヘッドでは高速動作可能なシフ
トレジスタが高価であり、−・方サーマルヘッドでは多
数のシフトレジスタを使用しているということから高価
になってしまうという欠点があった。
他の方法としてはシフトレジスタを分割し、各々のシフ
トレジスタに画信号入力を設け、並列に転送する方法が
ある。この方法では従来の低速動作のシフトレジスタが
使用できるが、サーマルヘッドを制御する制御信号線が
増加し、また画信号を分割してサーマルヘッドに与える
必要があり、サーマルヘッドを制御する装置のハードウ
ェア量が増加するという欠点があった。
トレジスタに画信号入力を設け、並列に転送する方法が
ある。この方法では従来の低速動作のシフトレジスタが
使用できるが、サーマルヘッドを制御する制御信号線が
増加し、また画信号を分割してサーマルヘッドに与える
必要があり、サーマルヘッドを制御する装置のハードウ
ェア量が増加するという欠点があった。
本発明のサーマルヘッドは、２π／ｎづつ位相のずれた
ｎ個のクロック信号を発生するクロック分配回路と、そ
れぞれが同一の画信号を前記ｎ個のクロック信号の対応
するもので入力しシフトするｎ個のシフトレジスタと、
それぞれが複数の発熱抵抗体を有し前記ｎ個のシフトレ
ジスタの対応するものの出力に従って駆動されるｎ個の
発熱抵抗体ブロックとを含み、並設された前記発熱抵抗
体のうち前記発熱抵抗体ブロックそれぞれのものがｎ個
毎に配置されたことを特徴とする。
ｎ個のクロック信号を発生するクロック分配回路と、そ
れぞれが同一の画信号を前記ｎ個のクロック信号の対応
するもので入力しシフトするｎ個のシフトレジスタと、
それぞれが複数の発熱抵抗体を有し前記ｎ個のシフトレ
ジスタの対応するものの出力に従って駆動されるｎ個の
発熱抵抗体ブロックとを含み、並設された前記発熱抵抗
体のうち前記発熱抵抗体ブロックそれぞれのものがｎ個
毎に配置されたことを特徴とする。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。第２図
は第１図に示す実施例の動作を説明するタイミング図で
ある。
は第１図に示す実施例の動作を説明するタイミング図で
ある。
クロック信号１０２はクロック遅延分配回路１４６に入
力され、クロ・ツク遅延分配回路１４６はπ／２の位相
差をもった遅延クロック信号１４２．１４３を出力する
。このクロック信号１４２．１４３は２分割されたシフ
トレジスタ１０３．１０４のクロック入力に接続される
。シフトレジスタ１０３，１０４のデータ入力は共通に
され、画信号１０１に接続される。シフトレジスタ１０
４の各ビット出力はラッチ回路１１０〜１１３のデータ
入力に接続され、シフトレジスタ１０３の各ピッ１へ出
力はラッチ回路１０６〜１０９のデータ入力に接続され
る。各々のラッチ回路１０６〜１１３のクロック入力は
同一のラッチ信号１０５に接続される。ラッチ回路１０
６〜１１３の出力はイネーブル信号１３２〜１３３とゲ
ー）・回路１１４〜１２１で論理積がとられる。ゲート
回路１１４〜１２１の出力はシフトレジスタ１０３．１
０４に対応して１個おきに配置された発熱抵抗体ブロッ
ク１４７，１４８の各々の発熱抵抗体１３４〜１３７，
１３８〜１４１に流す電流を制御するスイッチング回路
１２２〜１２９に接続される。スイッチング回路１２２
〜１２９の出力は発熱抵抗体１３４〜１４１の一端に接
続され、完熟抵抗体１３４〜１４１の池の一端は共通に
接続されて記録電源１３０に接続される。なお、１３１
は共通接地電極を示す。
力され、クロ・ツク遅延分配回路１４６はπ／２の位相
差をもった遅延クロック信号１４２．１４３を出力する
。このクロック信号１４２．１４３は２分割されたシフ
トレジスタ１０３．１０４のクロック入力に接続される
。シフトレジスタ１０３，１０４のデータ入力は共通に
され、画信号１０１に接続される。シフトレジスタ１０
４の各ビット出力はラッチ回路１１０〜１１３のデータ
入力に接続され、シフトレジスタ１０３の各ピッ１へ出
力はラッチ回路１０６〜１０９のデータ入力に接続され
る。各々のラッチ回路１０６〜１１３のクロック入力は
同一のラッチ信号１０５に接続される。ラッチ回路１０
６〜１１３の出力はイネーブル信号１３２〜１３３とゲ
ー）・回路１１４〜１２１で論理積がとられる。ゲート
回路１１４〜１２１の出力はシフトレジスタ１０３．１
０４に対応して１個おきに配置された発熱抵抗体ブロッ
ク１４７，１４８の各々の発熱抵抗体１３４〜１３７，
１３８〜１４１に流す電流を制御するスイッチング回路
１２２〜１２９に接続される。スイッチング回路１２２
〜１２９の出力は発熱抵抗体１３４〜１４１の一端に接
続され、完熟抵抗体１３４〜１４１の池の一端は共通に
接続されて記録電源１３０に接続される。なお、１３１
は共通接地電極を示す。
次に、第２図を用いて第１図に示す実施例のサーマルヘ
ッドのシフトレジスタの動作を説明する。
ッドのシフトレジスタの動作を説明する。
クロック信号１０２はクロック遅延分配回路によりπだ
け位相の異った２つの遅延クロック信号、１４３．１４
２に変換される。このクロック信号１４３．１４２は周
期が入力り口・ツク信号１０２に比べて２倍となってい
る。２分割されたシフトレジスタ１０３．１０４のデー
タ入力に共通に接続された画信号１０１は、位相の異っ
た遅延クロック信号１４２．１４３により交互に２つの
シフトレジスタ１０３，１０４に分配される。第２図に
画信号１０１の一例と、この−例の画信号１０１に対応
するシフトレジスタ１０３，１０４それぞれの第１ビツ
トの出力１４５．１４４を示す。シフトレジスタ１０３
，１０４のデータがう・ソチ信号１０５によりラッチさ
れ、イネーブル信号１３２〜１３３によりシフ１〜レジ
スタ１０３．１０４の画信号に応じてスイッチング回路
１２３〜１２９が０Ｎ１０ＦＦされるのは、従来のサー
マルヘッドと同様である。
け位相の異った２つの遅延クロック信号、１４３．１４
２に変換される。このクロック信号１４３．１４２は周
期が入力り口・ツク信号１０２に比べて２倍となってい
る。２分割されたシフトレジスタ１０３．１０４のデー
タ入力に共通に接続された画信号１０１は、位相の異っ
た遅延クロック信号１４２．１４３により交互に２つの
シフトレジスタ１０３，１０４に分配される。第２図に
画信号１０１の一例と、この−例の画信号１０１に対応
するシフトレジスタ１０３，１０４それぞれの第１ビツ
トの出力１４５．１４４を示す。シフトレジスタ１０３
，１０４のデータがう・ソチ信号１０５によりラッチさ
れ、イネーブル信号１３２〜１３３によりシフ１〜レジ
スタ１０３．１０４の画信号に応じてスイッチング回路
１２３〜１２９が０Ｎ１０ＦＦされるのは、従来のサー
マルヘッドと同様である。
なお、本実施例ではシフトレジスタを２分割したものに
ついてのみ説明を行ったが、本発明はこれに限定される
ものでなく、シフトレジスタをｎ（自然数）分割して実
施することができる。
ついてのみ説明を行ったが、本発明はこれに限定される
ものでなく、シフトレジスタをｎ（自然数）分割して実
施することができる。
以上説明したように本発明は、入力される画信号を２π
／ｎづつ位相のずれたｎ個のタロツクパルスでｎ個のシ
フＩ−レジスタに分配するので、低速動作のシフＩ−レ
ジスタを使用できる。高速動作が必要なりロック分配回
路はサーマルヘッド内に１つだけ設ければ済む。上記説
明したように本発明によれば高速可能なシフＩ・レジス
タを搭載したサーマルヘッドと等価なサーマルヘッドが
安価に実現できる効果がある。
／ｎづつ位相のずれたｎ個のタロツクパルスでｎ個のシ
フＩ−レジスタに分配するので、低速動作のシフＩ−レ
ジスタを使用できる。高速動作が必要なりロック分配回
路はサーマルヘッド内に１つだけ設ければ済む。上記説
明したように本発明によれば高速可能なシフＩ・レジス
タを搭載したサーマルヘッドと等価なサーマルヘッドが
安価に実現できる効果がある。
第１図は本発明のサーマルへ・ソドの一実施例のプロ・
ツク図、第２図は第１図に示す実施例の動作を説明する
タイミング図、第３図は従来のサーマルヘッドの一実施
例のブロック図である。 １０２．３０２・・・クロック信号、１０１ 、３０１
・・・画信号、１０５，３０４・・・ラッチ信号、１３
２．１３３，３３１，３３２・・・イネーブル信号、１
３１．３３０・・・共通接地電極、１３０，３２９・・
・記録電源、３０３，１０３，１０４・・シフトレジス
タ、１０６〜１１３．３０５〜３１２・・・う・・Ｉ子
回路、１１４〜１２１，３３３〜３４０・・・ゲーＩ・
回路、１２２，１２９．３２１〜３２８・・・スイッチ
ング回路、１３４〜１４１，３１３〜３２０・・・発熱
抵抗体、１４６・・・クロック遅延分配回路、１４２．
１４３・−・遅延クロ・・ｌクバルス、１４４、ｌＸ１
５・・・シフｉ・レジスタ出力、１４７，１４８・・・
抵抗体ブロック。 代理人 弁理士 内 原 晋 、 、Ｌ′−４−；＼ （９，１ （〕 ￥１閉 Ｙ２−ゾ ／ｑ２
ツク図、第２図は第１図に示す実施例の動作を説明する
タイミング図、第３図は従来のサーマルヘッドの一実施
例のブロック図である。 １０２．３０２・・・クロック信号、１０１ 、３０１
・・・画信号、１０５，３０４・・・ラッチ信号、１３
２．１３３，３３１，３３２・・・イネーブル信号、１
３１．３３０・・・共通接地電極、１３０，３２９・・
・記録電源、３０３，１０３，１０４・・シフトレジス
タ、１０６〜１１３．３０５〜３１２・・・う・・Ｉ子
回路、１１４〜１２１，３３３〜３４０・・・ゲーＩ・
回路、１２２，１２９．３２１〜３２８・・・スイッチ
ング回路、１３４〜１４１，３１３〜３２０・・・発熱
抵抗体、１４６・・・クロック遅延分配回路、１４２．
１４３・−・遅延クロ・・ｌクバルス、１４４、ｌＸ１
５・・・シフｉ・レジスタ出力、１４７，１４８・・・
抵抗体ブロック。 代理人 弁理士 内 原 晋 、 、Ｌ′−４−；＼ （９，１ （〕 ￥１閉 Ｙ２−ゾ ／ｑ２
Claims (1)
- ２π／ｎづつ位相のずれたｎ個のクロック信号を発生す
るクロック分配回路と、それぞれが同一の画信号を前記
ｎ個のクロック信号の対応するもので入力しシフトする
ｎ個のシフトレジスタと、それぞれが複数の発熱抵抗体
を有し前記ｎ個のシフトレジスタの対応するものの出力
に従って駆動されるｎ個の発熱抵抗体ブロックとを含み
、並設された前記発熱抵抗体のうち前記発熱抵抗体ブロ
ックそれぞれのものがｎ個毎に配置されたことを特徴と
するサーマルヘッド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136678A JPS62292458A (ja) | 1986-06-11 | 1986-06-11 | サ−マルヘツド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61136678A JPS62292458A (ja) | 1986-06-11 | 1986-06-11 | サ−マルヘツド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62292458A true JPS62292458A (ja) | 1987-12-19 |
Family
ID=15180915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136678A Pending JPS62292458A (ja) | 1986-06-11 | 1986-06-11 | サ−マルヘツド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62292458A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009101625A (ja) * | 2007-10-24 | 2009-05-14 | Seiko Epson Corp | ドライバ回路、サーマルヘッドドライバ、サーマルヘッド、電子機器および印刷システム |
| JP2013107341A (ja) * | 2011-11-22 | 2013-06-06 | Canon Inc | ヘッド基板、そのヘッド基板を用いたインクジェット記録ヘッド、及び、その記録ヘッドを用いた記録装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5689582A (en) * | 1979-12-20 | 1981-07-20 | Ricoh Co Ltd | Driving device for thermal/recording head |
-
1986
- 1986-06-11 JP JP61136678A patent/JPS62292458A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5689582A (en) * | 1979-12-20 | 1981-07-20 | Ricoh Co Ltd | Driving device for thermal/recording head |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009101625A (ja) * | 2007-10-24 | 2009-05-14 | Seiko Epson Corp | ドライバ回路、サーマルヘッドドライバ、サーマルヘッド、電子機器および印刷システム |
| JP2013107341A (ja) * | 2011-11-22 | 2013-06-06 | Canon Inc | ヘッド基板、そのヘッド基板を用いたインクジェット記録ヘッド、及び、その記録ヘッドを用いた記録装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7944236B2 (en) | High-bandwidth interconnect network for an integrated circuit | |
| KR100315610B1 (ko) | 스태틱 클럭 펄스 발생기, 공간 광변조기 및 디스플레이 | |
| ATE84165T1 (de) | Logische schaltung mit zusammengeschalteten mehrtorflip-flops. | |
| JPS62140072A (ja) | デジタル位相計回路 | |
| JPS62292458A (ja) | サ−マルヘツド | |
| US4399377A (en) | Selectively operable bit-serial logic circuit | |
| JP3580483B2 (ja) | クロックパルス発生器、空間光変調器およびディスプレイ | |
| US3671960A (en) | Four phase encoder system for three frequency modulation | |
| US3319078A (en) | Pulse burst generator employing plural locked pair tunnel diode networks and delay means | |
| JP2566136B2 (ja) | サ−マル・ヘツドの駆動回路 | |
| JP3580484B2 (ja) | クロックパルス発生器、空間光変調器およびディスプレイ | |
| JPH03122899A (ja) | シフト・レジスタ | |
| JPH0748664B2 (ja) | 直並列変換器 | |
| JPS5899037A (ja) | 多相脈流電源によるジョセフソン論理回路 | |
| JP2565144B2 (ja) | 直並列変換器 | |
| JPH10170604A (ja) | 入出力バッファテスト回路及び半導体集積回路 | |
| JPS6024969A (ja) | サ−マルヘツドの駆動方法 | |
| JPS61255120A (ja) | 位相調整回路 | |
| JPS62117460A (ja) | サ−マルヘツド | |
| JP2597487B2 (ja) | 時間スイツチ | |
| JPS6128132B2 (ja) | ||
| JPS62133858A (ja) | サ−マルヘツド駆動装置 | |
| JPS61184927A (ja) | Ｄａ変換器 | |
| JPS6216614A (ja) | 超伝導回路 | |
| JPH03192599A (ja) | シフトレジスタ回路 |