JPS6162107A - パルス出力装置 - Google Patents
パルス出力装置Info
- Publication number
- JPS6162107A JPS6162107A JP18273084A JP18273084A JPS6162107A JP S6162107 A JPS6162107 A JP S6162107A JP 18273084 A JP18273084 A JP 18273084A JP 18273084 A JP18273084 A JP 18273084A JP S6162107 A JPS6162107 A JP S6162107A
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- JP
- Japan
- Prior art keywords
- pulse
- output
- control
- multiplication
- signal
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- Pending
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/18—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form
- G05B19/416—Numerical control [NC], i.e. automatically operating machines, in particular machine tools, e.g. in a manufacturing environment, so as to execute positioning, movement or co-ordinated operations by means of programme data in numerical form characterised by control of velocity, acceleration or deceleration
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Numerical Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、Ｎｏ（数値制御）装置で各軸方向制御を行
う場合など、七のドライバー回路に制御パルスを出力す
るパルス出力装置に関する。
う場合など、七のドライバー回路に制御パルスを出力す
るパルス出力装置に関する。
Ｎｏ装置等で各軸方向に対して制御を行り場合、例えば
ロボットのアームを互いに直交する３本の直線軸（Ｘ軸
、Ｙ軸、２軸）および回転軸（０軸）に対して駆動制御
する場合、その補間パルス信号を各々のドライバー回路
に出力して各軸方向のアー、ムの動きを制御している。
ロボットのアームを互いに直交する３本の直線軸（Ｘ軸
、Ｙ軸、２軸）および回転軸（０軸）に対して駆動制御
する場合、その補間パルス信号を各々のドライバー回路
に出力して各軸方向のアー、ムの動きを制御している。
従来この柵の制御パルス（補間パルス）を出力するパル
ス出力装置は、全てハードウェア回路により成〕立って
おシ、制御すべき軸方向およびその速度を演算する演算
回路、パルス発生回路などから構成されている。
ス出力装置は、全てハードウェア回路により成〕立って
おシ、制御すべき軸方向およびその速度を演算する演算
回路、パルス発生回路などから構成されている。
しかしながら、上記のようなハードウェア回路によって
構成されたパルス出力装置にあっては、ハードウェア構
成の部品点数が多く、特に２軸以上の制御パルスを同時
出力する場合にに特別の演算回路が必要となり、複雑な
回路構成になって信頼性が低下するという問題点があっ
た。
構成されたパルス出力装置にあっては、ハードウェア構
成の部品点数が多く、特に２軸以上の制御パルスを同時
出力する場合にに特別の演算回路が必要となり、複雑な
回路構成になって信頼性が低下するという問題点があっ
た。
この発明は、このような従来のものの問題点に着目して
なされたもので、ハードウェア構成の部品点数が少なく
簡素化石れ、信頼性が向上したバルス出力装置を提供す
ることを目的としている。
なされたもので、ハードウェア構成の部品点数が少なく
簡素化石れ、信頼性が向上したバルス出力装置を提供す
ることを目的としている。
所定の割込信号により制御すべき軸方向およびその制御
パルスの割込信号周期に対する倍率を演算して設定する
演算部と、設定された倍率に応じて制御速度の選定を切
り換えるシフトレジスタと、このシフトレジスタからの
選定信号に基づいて上記設定された軸方向に対する制御
パルスを出力させるための同期信号を出力する同期起動
制御部とが具備され、複数の制御すべき軸方向に対して
各々の制御パルスを出力するパルス出力装置が構成でれ
ている。
パルスの割込信号周期に対する倍率を演算して設定する
演算部と、設定された倍率に応じて制御速度の選定を切
り換えるシフトレジスタと、このシフトレジスタからの
選定信号に基づいて上記設定された軸方向に対する制御
パルスを出力させるための同期信号を出力する同期起動
制御部とが具備され、複数の制御すべき軸方向に対して
各々の制御パルスを出力するパルス出力装置が構成でれ
ている。
演算部は所定の割込信号を入力すると、制御すべき軸方
向および七の制御パルスの割込信号周期に対する倍率を
演算する。シフトレジスタはその演算結果によって設定
された倍率に応じて制御速女の選定を切）換え、このシ
フトレジスタからの選定信号に基づいて同期起動制御部
は、制御すべき軸方向に対する制御パルスを出力きせる
ための同期信号を出力する。これにより、複数の制御す
べき軸方向に対して告々の制御パルスが出力される。
向および七の制御パルスの割込信号周期に対する倍率を
演算する。シフトレジスタはその演算結果によって設定
された倍率に応じて制御速女の選定を切）換え、このシ
フトレジスタからの選定信号に基づいて同期起動制御部
は、制御すべき軸方向に対する制御パルスを出力きせる
ための同期信号を出力する。これにより、複数の制御す
べき軸方向に対して告々の制御パルスが出力される。
以下、この発明の一実施例を図面について説明する。
第１図のブロック図において、１は基本パルス発生器で
あり、入力端子２からスタート信号、ストップ信号が入
力される。分局器３は基本パルスを入力して ７２０周
期に分周し、この分周したパルスを割込信号としてマイ
クロコンピュータ４に出カスる。マイクロコンピュータ
４ｔ′ｉ、割込信号により、制御すべき軸方向および七
の制御パルスの割込信号周期に対する倍率を演算して設
定する演算部としての機能を有し、出力ポート５のボー
ト人に軸方向を設定し、ポー）Ｂ、Ｏに倍率を設定する
。６，７は出力ポート５に接続てれたシフトレジスタで
、上記ポートＢ、Ｏに設定された倍率に応じて制御速度
の選定を切）換える。シフトレジスタ６のシリアルイン
入力端子（８１）はＧＮＤに接続されておシ、シリアル
アウト端子（ＳＯ）はシフトレジスタ１のシリアルイノ
端子（Ｓ工）に接続されている。また、シフトレジスタ
７のシリアルアウト端子（ＳＯ）は同期起動制御部８と
接続でれ、この同期起動制御部８は、そのシリアルアウ
トデータ（選定信号）に基づいて同期信号を出力し、出
力ポート５のポートＡに設定式れた軸方向に対する制御
パルスをパルス出力部９から出力させる。ｌＯは直線軸
（Ｘ軸、Ｙ軸、２軸）および回転軸（Ｃ軸）の各軸方向
に対して設けられた出力端子である。
あり、入力端子２からスタート信号、ストップ信号が入
力される。分局器３は基本パルスを入力して ７２０周
期に分周し、この分周したパルスを割込信号としてマイ
クロコンピュータ４に出カスる。マイクロコンピュータ
４ｔ′ｉ、割込信号により、制御すべき軸方向および七
の制御パルスの割込信号周期に対する倍率を演算して設
定する演算部としての機能を有し、出力ポート５のボー
ト人に軸方向を設定し、ポー）Ｂ、Ｏに倍率を設定する
。６，７は出力ポート５に接続てれたシフトレジスタで
、上記ポートＢ、Ｏに設定された倍率に応じて制御速度
の選定を切）換える。シフトレジスタ６のシリアルイン
入力端子（８１）はＧＮＤに接続されておシ、シリアル
アウト端子（ＳＯ）はシフトレジスタ１のシリアルイノ
端子（Ｓ工）に接続されている。また、シフトレジスタ
７のシリアルアウト端子（ＳＯ）は同期起動制御部８と
接続でれ、この同期起動制御部８は、そのシリアルアウ
トデータ（選定信号）に基づいて同期信号を出力し、出
力ポート５のポートＡに設定式れた軸方向に対する制御
パルスをパルス出力部９から出力させる。ｌＯは直線軸
（Ｘ軸、Ｙ軸、２軸）および回転軸（Ｃ軸）の各軸方向
に対して設けられた出力端子である。
次に、第２図のタイムチャートを参照しながら動作を説
明する。
明する。
基本パルス発生器１にスタート信号が入力されると、第
２図（ａｌに示す基本パルスが分周器３および同期起動
制御部８に出力部れる。分周器３はこの基本パルスを２
０発数えてｌ７２０周期に分周し、第２図（ｂＪに示す
割込信号をマイクロコンピュータ４に出力する。そして
、マイクロコンピュータ４では、割込入力端子（ＩＮＴ
）に割入信号が入力されると第３図の７０−チャートに
従ってＤＤＡ（Ｄｉｇｉｔａｌ Ｄｉｆｆｅｒｅｎｔ
ｉａＩ Ａｎａｌｙｚｅｒ）方式のパルス列発生演算
が行われ、制御しようとする軸方向およびその制御パル
スの割込信号周期に対する倍率が出力ポート５に設定さ
れる。すなわち、出力ポート５のボー）Ａには出力すべ
き制御パルスの方向（±Ｘ。
２図（ａｌに示す基本パルスが分周器３および同期起動
制御部８に出力部れる。分周器３はこの基本パルスを２
０発数えてｌ７２０周期に分周し、第２図（ｂＪに示す
割込信号をマイクロコンピュータ４に出力する。そして
、マイクロコンピュータ４では、割込入力端子（ＩＮＴ
）に割入信号が入力されると第３図の７０−チャートに
従ってＤＤＡ（Ｄｉｇｉｔａｌ Ｄｉｆｆｅｒｅｎｔ
ｉａＩ Ａｎａｌｙｚｅｒ）方式のパルス列発生演算
が行われ、制御しようとする軸方向およびその制御パル
スの割込信号周期に対する倍率が出力ポート５に設定さ
れる。すなわち、出力ポート５のボー）Ａには出力すべ
き制御パルスの方向（±Ｘ。
士Ｙ、±２．±Ｃの各軸方向のうち相反しない方向で同
時に３軸分までの方向）を設定し、ボートＢ、ＯＫは割
込信号周期に対して何倍の倍率で制御パルスを出力す−
るかを決定して設定する。
時に３軸分までの方向）を設定し、ボートＢ、ＯＫは割
込信号周期に対して何倍の倍率で制御パルスを出力す−
るかを決定して設定する。
ここで、出力ポート５には２つのシフトレジスタ６．１
が接続されているので、２×シフトレジスタビツト数の
倍率パターンを設定することがでキ、コの時マイクロコ
ンピュータ４のソフトウェアでは軸情報（移動量など）
を管理するためその倍率を倍率エリアにセーブしておく
。
が接続されているので、２×シフトレジスタビツト数の
倍率パターンを設定することがでキ、コの時マイクロコ
ンピュータ４のソフトウェアでは軸情報（移動量など）
を管理するためその倍率を倍率エリアにセーブしておく
。
このようにしてマイクロコンピュータ４の割込処理が行
われ、制御パルス出力の準備が行われる。
われ、制御パルス出力の準備が行われる。
この割込信号をマイクロコンピュータ４が受けてからソ
フトウェアが割込処理を完了する１でのタイミングをＷ
ＩＪ２図（ｂ） 、 （Ｃ１に示す。
フトウェアが割込処理を完了する１でのタイミングをＷ
ＩＪ２図（ｂ） 、 （Ｃ１に示す。
上記の軸方向および倍率パターンが設定されると、同期
起動制御部８は出力ポート５のボートＢ。
起動制御部８は出力ポート５のボートＢ。
Ｃに設定されている制御パルスの倍率パターンをシフト
レジスタ６．７にロードする。これで、シフトレジスタ
６．７には２×シフトレジスタビツト数のパラレルデー
タがセットされたことになる。
レジスタ６．７にロードする。これで、シフトレジスタ
６．７には２×シフトレジスタビツト数のパラレルデー
タがセットされたことになる。
次に、同期起動制御部８は、基本パルス発生器ｌより送
られてくる基本パルスを半周期ずらしてシフトレジスタ
６．７にシリアルアウト用クロックとして供給する。こ
こで、シフトレジスタ６のシリアルイン入力端子は接地
されてお）、２×シフトレジスタビツト数以上のシフト
クロックに対してシリアルアウトが０になることを保証
している。また、シフトレジスタ６のシリアルアウト端
子はシフトレジスタ１のシリアルイン端子に接続され、
シフトレジスタ７のシリアルアウト端子は同期起動制御
部８に接続されておシ、この２つのシフトレジスタ６．
１によシ２×シフトレジスタビット長のシリアルデータ
シフトレジスタが構成でれている。
られてくる基本パルスを半周期ずらしてシフトレジスタ
６．７にシリアルアウト用クロックとして供給する。こ
こで、シフトレジスタ６のシリアルイン入力端子は接地
されてお）、２×シフトレジスタビツト数以上のシフト
クロックに対してシリアルアウトが０になることを保証
している。また、シフトレジスタ６のシリアルアウト端
子はシフトレジスタ１のシリアルイン端子に接続され、
シフトレジスタ７のシリアルアウト端子は同期起動制御
部８に接続されておシ、この２つのシフトレジスタ６．
１によシ２×シフトレジスタビット長のシリアルデータ
シフトレジスタが構成でれている。
そして、同期起動制御部８は、シフトレジスタ６．７か
ら入力でれたシリアルアウトデーメ（制御速度の選定信
号）と基本パルス発生器１から入力された基本パルスと
のＡＮＤ条件を取り、基本パルスのどの位置で同期パル
スを出力するかを決定し、この時得られた同門パルスを
パルス出力部９へ出力する。この基本パルスと同期パル
スとの関係を第２図（ａ） 、 （ｄｉに示す１．この
第２図（ｄｌでは、倍率をＸＩ 、Ｘ８ 、Ｘ１６に設
定した時の同期パルスの出力の様子を示している。
ら入力でれたシリアルアウトデーメ（制御速度の選定信
号）と基本パルス発生器１から入力された基本パルスと
のＡＮＤ条件を取り、基本パルスのどの位置で同期パル
スを出力するかを決定し、この時得られた同門パルスを
パルス出力部９へ出力する。この基本パルスと同期パル
スとの関係を第２図（ａ） 、 （ｄｉに示す１．この
第２図（ｄｌでは、倍率をＸＩ 、Ｘ８ 、Ｘ１６に設
定した時の同期パルスの出力の様子を示している。
パルス出力部９では、出力ポート５のポートＡに設定さ
れている出力パルス方向の信号と同期起動制御部８より
送られてくる同期パルスとのＡＮＤ条件を取り、該当方
向（制御すべき軸方向）に対し、ｆｍｌｌ（ｌ′＜、ｚ
ｘ ｔ″＠力す６・ ５３．
４゜第４図に、上記同期起動制御部８の具体例を示して
ちシ、この同期起動制御部８は２つの７リツプ７０ツブ
（Ｆ’／Ｆ’ｌ、Ｆ／Ｆ２）を備えている。
れている出力パルス方向の信号と同期起動制御部８より
送られてくる同期パルスとのＡＮＤ条件を取り、該当方
向（制御すべき軸方向）に対し、ｆｍｌｌ（ｌ′＜、ｚ
ｘ ｔ″＠力す６・ ５３．
４゜第４図に、上記同期起動制御部８の具体例を示して
ちシ、この同期起動制御部８は２つの７リツプ７０ツブ
（Ｆ’／Ｆ’ｌ、Ｆ／Ｆ２）を備えている。
マイクロコンピュータ４が割込処理を行い、出力ボート
５のボートＢ、Ｏに倍率データ？送出する時、ポートＯ
のデー、夕出力と同時に同期起動制御部８のＦ／Ｆ１に
起動パルスを出力する。これで、Ｆ／ＰｉのＱ出力が“
１°となり、次の基本パルスの立上シエツジでＦ”／Ｆ
２のＱ出力が“０″となる。この出力によ、！７Ｆ／Ｆ
ｌはリセットされ、シフトレジスタ６．７は上記ポート
Ｂ、Ｏの倍率データをロードする。また、Ｆ’／Ｆ２は
、半周期遅れで自分自身をリセットする。第５図に、上
記の基本パルスとＦ／Ｆ ｌ、Ｆ／Ｆ２の出力との関係
を示しである。
５のボートＢ、Ｏに倍率データ？送出する時、ポートＯ
のデー、夕出力と同時に同期起動制御部８のＦ／Ｆ１に
起動パルスを出力する。これで、Ｆ／ＰｉのＱ出力が“
１°となり、次の基本パルスの立上シエツジでＦ”／Ｆ
２のＱ出力が“０″となる。この出力によ、！７Ｆ／Ｆ
ｌはリセットされ、シフトレジスタ６．７は上記ポート
Ｂ、Ｏの倍率データをロードする。また、Ｆ’／Ｆ２は
、半周期遅れで自分自身をリセットする。第５図に、上
記の基本パルスとＦ／Ｆ ｌ、Ｆ／Ｆ２の出力との関係
を示しである。
また、パラレルデータをロードされたシ７トレジスｆｉ
６．７は、基本パルスによシシ７トされていき、このと
き例えばビット１５（ｂ１５）からビットｏ （ｂｏ
）までシフトされていき、ビット０以降ｔ′ｉｏとなる
。第５図には第４図の各部（イ。
６．７は、基本パルスによシシ７トされていき、このと
き例えばビット１５（ｂ１５）からビットｏ （ｂｏ
）までシフトされていき、ビット０以降ｔ′ｉｏとなる
。第５図には第４図の各部（イ。
口、ハ）の信号波形を示してあシ、ピ１部のタイミング
に対して仲）部に基本パルスと半周期ずれたパルス列が
図の様に続く。この時、倍率を８倍としてシフトレジス
タ６．７に”Ｉ 、０，１，０，１゜０．１，０，１，
０．１，０，１，０．１．０″のパラレルデータを送出
すると、（ハ）部から基本パルスに同期した×８倍の同
期パルス（１回の割込処理で１パルス出力するというこ
とに対して）が出力でれる。
に対して仲）部に基本パルスと半周期ずれたパルス列が
図の様に続く。この時、倍率を８倍としてシフトレジス
タ６．７に”Ｉ 、０，１，０，１゜０．１，０，１，
０．１，０，１，０．１．０″のパラレルデータを送出
すると、（ハ）部から基本パルスに同期した×８倍の同
期パルス（１回の割込処理で１パルス出力するというこ
とに対して）が出力でれる。
以上のように、スタート信号が入力てれると割込処理が
開始され、ソフトウェアの補間処理、軸情卸管理処理な
ど力行われる。そして、同期起動制御部８が起動すると
ハードウェアの動作が開始され、同期パルスが該当方向
に対して出力される。ま九上記割込処理は、予め設定さ
れた移動量がｃｏになった時に実行される割込ストップ
処理により停止される。
開始され、ソフトウェアの補間処理、軸情卸管理処理な
ど力行われる。そして、同期起動制御部８が起動すると
ハードウェアの動作が開始され、同期パルスが該当方向
に対して出力される。ま九上記割込処理は、予め設定さ
れた移動量がｃｏになった時に実行される割込ストップ
処理により停止される。
第３図の７０−チャートは、任意曲線において直線、お
、よび円弧についてサポートする例を示したものである
。先ず制御パルス（同期パルス）出力が終了したかどう
かを判定しくステップ１１）、終了していれば割込スト
ップ処理を行う（ステップ＋２）。終了していなければ
再度制御ナベき軸方向を判定しくステップ１３）、回転
軸方向であれば円弧補間処理を行い（ステップ１４）、
直線軸方向であれば直線補間処理を行う（ステップＩ５
）。
、よび円弧についてサポートする例を示したものである
。先ず制御パルス（同期パルス）出力が終了したかどう
かを判定しくステップ１１）、終了していれば割込スト
ップ処理を行う（ステップ＋２）。終了していなければ
再度制御ナベき軸方向を判定しくステップ１３）、回転
軸方向であれば円弧補間処理を行い（ステップ１４）、
直線軸方向であれば直線補間処理を行う（ステップＩ５
）。
次に、出力パルス方向が決定されると（ステップ＋ ６
）、そのパルス方向を出力ボート５のボートＡに設定
しくステップ１７）、出力パルスの倍率示決定されると
（ステップ１８）、その倍率をボートＢ、Ｏに設定する
（ステップ１９）。これらの設定が完了すると、同期起
動制御部８が起動しくステップ２０）、軸情報管理処理
が行われる（ステップ２１）。
）、そのパルス方向を出力ボート５のボートＡに設定
しくステップ１７）、出力パルスの倍率示決定されると
（ステップ１８）、その倍率をボートＢ、Ｏに設定する
（ステップ１９）。これらの設定が完了すると、同期起
動制御部８が起動しくステップ２０）、軸情報管理処理
が行われる（ステップ２１）。
上記のフローチャートで示した定時割込処理は、汎用マ
イクロコンピュータの割込機能を利用して行うことがで
き、マイクロコンピュータの持つ演算能力を利用するこ
とによ）、ハードウェアが簡素化でれ、パルス出力機能
が向上する。すなわち、従来の複雑な演算回路をソフト
ウェアで置き換えることができ、ハードウェア構成の部
品点数が減少（上述の実施例では従来のものの２程度（
なる）し、信頼性も向上する。
イクロコンピュータの割込機能を利用して行うことがで
き、マイクロコンピュータの持つ演算能力を利用するこ
とによ）、ハードウェアが簡素化でれ、パルス出力機能
が向上する。すなわち、従来の複雑な演算回路をソフト
ウェアで置き換えることができ、ハードウェア構成の部
品点数が減少（上述の実施例では従来のものの２程度（
なる）し、信頼性も向上する。
また、シフトレジスタを複数個用いることによシ、任意
の倍率で制御速度を切υ換えることができ、ソフトウェ
アのアルゴリズムを変更するだけで任意曲線のパルス出
力ができる。
の倍率で制御速度を切υ換えることができ、ソフトウェ
アのアルゴリズムを変更するだけで任意曲線のパルス出
力ができる。
以上説明したように、この発明によれば、ノ・−ドウエ
ア構成の部品点数が減少し、信頼性が向上するという効
果がちシ、また任意の倍率で容易に制御速度を切り換え
ることができるという効果が得られる。
ア構成の部品点数が減少し、信頼性が向上するという効
果がちシ、また任意の倍率で容易に制御速度を切り換え
ることができるという効果が得られる。
第１図はこの発明の一実施例を示すブロック図・第２図
（ａ）、 （ｂ）、 （Ｃ） 、 （ｄ）は第１図の各
部のパルス波形を示すタイムチャート、第３図はマイク
ロコンピュータの割込処理を示すフローチャート、第４
図は同期起動制御部の具体例を示す図、第５図は第４図
の各部の波形を示す図である。 １・・・・・・・・・・・・基本パルス発生器４…・・
・・・・・・・マイクロコンピュータ５・・・・・・・
・・・・・出力ポートロ、７・・・・・・シフトレジス
タ ８・・・・・・・・・・・・同期起動制御部９・・・・
・・・・・・・・パルス出力部手続補正書 昭和６０年１月７日
（ａ）、 （ｂ）、 （Ｃ） 、 （ｄ）は第１図の各
部のパルス波形を示すタイムチャート、第３図はマイク
ロコンピュータの割込処理を示すフローチャート、第４
図は同期起動制御部の具体例を示す図、第５図は第４図
の各部の波形を示す図である。 １・・・・・・・・・・・・基本パルス発生器４…・・
・・・・・・・マイクロコンピュータ５・・・・・・・
・・・・・出力ポートロ、７・・・・・・シフトレジス
タ ８・・・・・・・・・・・・同期起動制御部９・・・・
・・・・・・・・パルス出力部手続補正書 昭和６０年１月７日
Claims (1)
- 複数の制御すべき軸方向に対して各々の制御パルスを出
力するパルス出力装置であつて、所定の割込信号により
制御すべき軸方向およびその制御パルスの割込信号周期
に対する倍率を演算して設定する演算部と、設定された
倍率に応じて制御速度の選定を切り換えるシフトレジス
タと、このシフトレジスタからの選定信号に基づいて前
記設定された軸方向に対する制御パルスを出力させるた
めの同期信号を出力する同期起動制御部とを具備したこ
とを特徴とするパルス出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18273084A JPS6162107A (ja) | 1984-09-03 | 1984-09-03 | パルス出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18273084A JPS6162107A (ja) | 1984-09-03 | 1984-09-03 | パルス出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162107A true JPS6162107A (ja) | 1986-03-31 |
Family
ID=16123436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18273084A Pending JPS6162107A (ja) | 1984-09-03 | 1984-09-03 | パルス出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162107A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4941783A (ja) * | 1972-04-05 | 1974-04-19 | ||
| JPS50149886A (ja) * | 1974-05-27 | 1975-12-01 | ||
| JPS5435573A (en) * | 1977-08-25 | 1979-03-15 | Toyoda Mach Works Ltd | Linear interpolation control divece |
-
1984
- 1984-09-03 JP JP18273084A patent/JPS6162107A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4941783A (ja) * | 1972-04-05 | 1974-04-19 | ||
| JPS50149886A (ja) * | 1974-05-27 | 1975-12-01 | ||
| JPS5435573A (en) * | 1977-08-25 | 1979-03-15 | Toyoda Mach Works Ltd | Linear interpolation control divece |
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