JP3164725B2 - 位置検出装置 - Google Patents
位置検出装置Info
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E30/00—Energy generation of nuclear origin
- Y02E30/30—Nuclear fission reactors
Description
【０００１】
【産業上の利用分野】本発明は、例えば、原子力発電所
に使用されている燃料取替機の位置を検出する位置検出
装置のように、機械の移動距離が長く、かつ、高い分解
能の位置検出が要求される位置検出装置に関する。
に使用されている燃料取替機の位置を検出する位置検出
装置のように、機械の移動距離が長く、かつ、高い分解
能の位置検出が要求される位置検出装置に関する。
【０００２】
【従来の技術】例えば、原子力発電所で使用される燃料
取替え機は、移動距離が約５０ｍもあり、正確に作業を
するために０．１ｍｍという高分解能が必要である。こ
の場合に位置検出装置は、位置制御のため位置フィード
バック、位置表示に用いられ、移動中の機械は、それ程
高い位置精度が要求されず、機械が起動・停止する場合
に高い位置精度が要求される。
取替え機は、移動距離が約５０ｍもあり、正確に作業を
するために０．１ｍｍという高分解能が必要である。こ
の場合に位置検出装置は、位置制御のため位置フィード
バック、位置表示に用いられ、移動中の機械は、それ程
高い位置精度が要求されず、機械が起動・停止する場合
に高い位置精度が要求される。
【０００３】図１０に、この種の位置検出をする従来の
位置検出装置を示す。
位置検出装置を示す。
【０００４】図中、１は機械の移動位置を検出する位置
センサで、歯車１ａを介して図示省略する機械に応じて
回転し、移動距離を回転角度信号として出力するもので
あり、これには、シンクロあるいはレゾルバと言われて
いるものがある。２は位置センサ１の信号をディジタル
位置信号に変換する信号変換器、３は位置センサ１から
出力されるアナログの角度信号を回転角度に対応した、
すなわち、移動距離に対応した２進信号Ｄ（以下、バイ
ナリ信号Ｄという）に変換するシンクロディジタル変換
器である。
センサで、歯車１ａを介して図示省略する機械に応じて
回転し、移動距離を回転角度信号として出力するもので
あり、これには、シンクロあるいはレゾルバと言われて
いるものがある。２は位置センサ１の信号をディジタル
位置信号に変換する信号変換器、３は位置センサ１から
出力されるアナログの角度信号を回転角度に対応した、
すなわち、移動距離に対応した２進信号Ｄ（以下、バイ
ナリ信号Ｄという）に変換するシンクロディジタル変換
器である。
【０００５】また、４はバイナリ信号Ｄを２進化１０進
信号Ｅ（以下、ＢＣＤ信号Ｅという）に変換するバイナ
リＢＣＤ変換器、５はラッチ信号発生回路６よりラッチ
信号Ａが入力されたとき、そのときのＢＣＤ信号Ｅをデ
ィジタル位置信号Ｂ（以下単に、位置信号Ｂという）と
して合わせる（更新する）ラッチ回路、７は位置信号Ｂ
がデータ更新中であることを示すビジー信号Ｃを出力す
るビジー信号発生回路である。
信号Ｅ（以下、ＢＣＤ信号Ｅという）に変換するバイナ
リＢＣＤ変換器、５はラッチ信号発生回路６よりラッチ
信号Ａが入力されたとき、そのときのＢＣＤ信号Ｅをデ
ィジタル位置信号Ｂ（以下単に、位置信号Ｂという）と
して合わせる（更新する）ラッチ回路、７は位置信号Ｂ
がデータ更新中であることを示すビジー信号Ｃを出力す
るビジー信号発生回路である。
【０００６】このビジー信号Ｃは、位置信号Ｂを計算機
に取り込む場合、更新中の信号が正しい値となってない
可能性が有るために、更新中を示すビジー信号Ｃが有す
る期間のデータはラッチ回路５から計算機へ取り込まな
いようにするためのものである。
に取り込む場合、更新中の信号が正しい値となってない
可能性が有るために、更新中を示すビジー信号Ｃが有す
る期間のデータはラッチ回路５から計算機へ取り込まな
いようにするためのものである。
【０００７】上記構成で、対象となる機械が移動し、シ
ンクロ等の位置センサ１の軸が回転すると、位置センサ
１の角度信号が信号変換器２へ変化して入力される。信
号変換器２のシンクロディジタル変換器３では、バイナ
リ信号Ｄへ変換してバイナリＢＣＤ変換器４へ出力す
る。このバイナリ信号ＤはバイナリＢＣＤ変換器４によ
りＢＣＤ信号Ｅへ連続的に変換される。
ンクロ等の位置センサ１の軸が回転すると、位置センサ
１の角度信号が信号変換器２へ変化して入力される。信
号変換器２のシンクロディジタル変換器３では、バイナ
リ信号Ｄへ変換してバイナリＢＣＤ変換器４へ出力す
る。このバイナリ信号ＤはバイナリＢＣＤ変換器４によ
りＢＣＤ信号Ｅへ連続的に変換される。
【０００８】ここで、正しい位置信号Ｂが計算機等へ取
り込まれるようにＢＣＤ信号Ｅが変化していないとき、
ラッチ回路５により更新して位置信号Ｂとして出力す
る。
り込まれるようにＢＣＤ信号Ｅが変化していないとき、
ラッチ回路５により更新して位置信号Ｂとして出力す
る。
【０００９】すなわち、ラッチ信号Ａとビジー信号Ｃと
バイナリ信号Ｄとの関係を図１１を参照して説明する
と、Ｄ１は最下位ビットのバイナリ信号、Ｄ２は次の上
位ビットのバイナリ信号を表し、位置の変化に応じて最
下位ビットＤ１が変化するため、最下位ビットＤ１の変
化毎に位置信号Ｂを更新するようにラッチ信号Ａとビジ
ー信号Ｃとが最下位ビットＤ１の変化毎に出力される。
バイナリ信号Ｄとの関係を図１１を参照して説明する
と、Ｄ１は最下位ビットのバイナリ信号、Ｄ２は次の上
位ビットのバイナリ信号を表し、位置の変化に応じて最
下位ビットＤ１が変化するため、最下位ビットＤ１の変
化毎に位置信号Ｂを更新するようにラッチ信号Ａとビジ
ー信号Ｃとが最下位ビットＤ１の変化毎に出力される。
【００１０】例えば、図１１に示すように最下位ビット
のバイナリ信号Ｄ１が時刻ｔ１，ｔ３，ｔ５，ｔ７，ｔ
９・・・・と変化すると、これに対応して時間Ｔ１後に
ラッチ信号Ａが時刻ｔ２，ｔ４，ｔ６，ｔ８，ｔ１０・
・・・に出力される。さらに、ビジー信号Ｃが最下位ビ
ットのバイナリ信号Ｄ１の変化毎に時間Ｔ１とラッチ信
号Ａの時間巾と時間Ｔ２を加算した時間巾Ｔ３をもって
出力される。
のバイナリ信号Ｄ１が時刻ｔ１，ｔ３，ｔ５，ｔ７，ｔ
９・・・・と変化すると、これに対応して時間Ｔ１後に
ラッチ信号Ａが時刻ｔ２，ｔ４，ｔ６，ｔ８，ｔ１０・
・・・に出力される。さらに、ビジー信号Ｃが最下位ビ
ットのバイナリ信号Ｄ１の変化毎に時間Ｔ１とラッチ信
号Ａの時間巾と時間Ｔ２を加算した時間巾Ｔ３をもって
出力される。
【００１１】ここで、時間Ｔ１は最下位ビットＤ１が変
化した後、バイナリ信号Ｄの最上位ビットまでが変化す
る時間にバイナリＢＣＤの変換時間を加えた時間に、さ
らに、余裕分を加えた時間であり、ＢＣＤ信号Ｅが安定
する時間を確保しているものである。時刻Ｔ２は位置信
号Ｂが更新されて安定するまでの時間を確保している。
また、時間Ｔ３は位置信号Ｂを更新するために必要な時
間で、この間には計算機等が位置信号Ｂを取り込まない
ようにしている。
化した後、バイナリ信号Ｄの最上位ビットまでが変化す
る時間にバイナリＢＣＤの変換時間を加えた時間に、さ
らに、余裕分を加えた時間であり、ＢＣＤ信号Ｅが安定
する時間を確保しているものである。時刻Ｔ２は位置信
号Ｂが更新されて安定するまでの時間を確保している。
また、時間Ｔ３は位置信号Ｂを更新するために必要な時
間で、この間には計算機等が位置信号Ｂを取り込まない
ようにしている。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
装置では、高分解能で、機械の移動速度を速くすると正
しい位置信号を計算機へ取り込むことができないことが
あるという問題がある。
装置では、高分解能で、機械の移動速度を速くすると正
しい位置信号を計算機へ取り込むことができないことが
あるという問題がある。
【００１３】まず、機械の移動速度が高速に変わるとバ
イナリ信号Ｄの時間巾が対応して狭くなるため、最下位
ビットＤ１の時間巾も狭くなり、ビジー信号Ｃの時間巾
Ｔ３に近くなる。さらに、機械が高速になると、最下位
ビットＤ１の時間巾がビジー信号Ｃの時間巾Ｔ３より狭
くなり、更新のための十分な時間が確保されないことに
なり、そのまま計算機等へ取り込まれた位置信号Ｂが正
しい値でない可能性が有る。
イナリ信号Ｄの時間巾が対応して狭くなるため、最下位
ビットＤ１の時間巾も狭くなり、ビジー信号Ｃの時間巾
Ｔ３に近くなる。さらに、機械が高速になると、最下位
ビットＤ１の時間巾がビジー信号Ｃの時間巾Ｔ３より狭
くなり、更新のための十分な時間が確保されないことに
なり、そのまま計算機等へ取り込まれた位置信号Ｂが正
しい値でない可能性が有る。
【００１４】また、最下位ビットＤ１の時間巾がビジー
信号Ｃの時間巾Ｔ３より狭くなり、ビジー信号Ｃが連続
した状態になれば、位置信号Ｂを取り込む計算機等で
は、位置信号Ｂを取り込むことができないという問題が
ある。
信号Ｃの時間巾Ｔ３より狭くなり、ビジー信号Ｃが連続
した状態になれば、位置信号Ｂを取り込む計算機等で
は、位置信号Ｂを取り込むことができないという問題が
ある。
【００１５】そこで、本発明は、高分解能で、かつ、機
械の高移動速度に対応して位置信号を計算機へ取り込む
ことができる位置検出装置を提供することを目的とす
る。
械の高移動速度に対応して位置信号を計算機へ取り込む
ことができる位置検出装置を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】本発明は、移動物体に取
り付けられ移動位置信号を出力する位置センサと、この
位置センサにより検出された移動位置信号をバイナリ信
号に変換するディジタル変換器と、このディジタル変換
器により変換されたバイナリ信号を所定のコードのディ
ジタル信号に変換し、位置データとしてラッチ信号によ
って更新保存するラッチ回路とを有し、バイナリ信号の
変化に応じてラッチ信号を出力すると共に、所定の時間
巾のビジー信号を外部へ出力する構成の位置検出装置に
おいて、バイナリ信号の内で最下位ビットの信号の変化
周期が所定時間未満のとき、最下位ビットの信号の変化
に応じてラッチ信号とビジー信号とを生成して出力する
一方、バイナリ信号の内で最下位ビットの信号の変化周
期が所定時間以上のとき、最下位ビットより変化が遅い
上位ビットの信号の変化に応じてラッチ信号とビジー信
号とを生成して出力する信号生成手段を設けるようにし
たものである。
り付けられ移動位置信号を出力する位置センサと、この
位置センサにより検出された移動位置信号をバイナリ信
号に変換するディジタル変換器と、このディジタル変換
器により変換されたバイナリ信号を所定のコードのディ
ジタル信号に変換し、位置データとしてラッチ信号によ
って更新保存するラッチ回路とを有し、バイナリ信号の
変化に応じてラッチ信号を出力すると共に、所定の時間
巾のビジー信号を外部へ出力する構成の位置検出装置に
おいて、バイナリ信号の内で最下位ビットの信号の変化
周期が所定時間未満のとき、最下位ビットの信号の変化
に応じてラッチ信号とビジー信号とを生成して出力する
一方、バイナリ信号の内で最下位ビットの信号の変化周
期が所定時間以上のとき、最下位ビットより変化が遅い
上位ビットの信号の変化に応じてラッチ信号とビジー信
号とを生成して出力する信号生成手段を設けるようにし
たものである。
【００１７】
【作用】上記構成により、バイナリ信号の内で最下位ビ
ットの信号の変化周期が所定時間未満のとき、最下位ビ
ットの信号の変化に応じてラッチ信号とビジー信号とが
生成され出力される。一方、バイナリ信号の内で最下位
ビットの信号の変化周期が所定時間以上のとき、最下位
ビットより変化が遅い上位ビットの信号の変化に応じて
ラッチ信号とビジー信号とが生成され出力される。従っ
て、バイナリ信号の変化に応じて最下位ビットより変化
が遅い上位ビットの信号に切り換えるために高分解能
で、かつ、機械の高移動速度に対応した位置信号を計算
機へ取り込むことができる。
ットの信号の変化周期が所定時間未満のとき、最下位ビ
ットの信号の変化に応じてラッチ信号とビジー信号とが
生成され出力される。一方、バイナリ信号の内で最下位
ビットの信号の変化周期が所定時間以上のとき、最下位
ビットより変化が遅い上位ビットの信号の変化に応じて
ラッチ信号とビジー信号とが生成され出力される。従っ
て、バイナリ信号の変化に応じて最下位ビットより変化
が遅い上位ビットの信号に切り換えるために高分解能
で、かつ、機械の高移動速度に対応した位置信号を計算
機へ取り込むことができる。
【００１８】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１９】図１は、本発明の第１実施例を示す位置検
出装置のブロック構成図である。図１は、従来の技術で
ある図１０にラッチ信号発生回路８とビジー信号発生回
路９と論理積１０，１１，１３，１４、論理和１２，１
５を追設したものである。
出装置のブロック構成図である。図１は、従来の技術で
ある図１０にラッチ信号発生回路８とビジー信号発生回
路９と論理積１０，１１，１３，１４、論理和１２，１
５を追設したものである。
【００２０】ここで、ラッチ信号発生回路８は、シンク
ロディジタル変換器３から最下位ビットの次のビットの
バイナリ信号Ｄ２に応じてラッチ信号Ｆを出力するもの
である。ビジー信号発生回路９は、シンクロディジタル
変換器３から最下位ビットの次のビットのバイナリ信号
Ｄ２に応じてビジー信号Ｇを出力するものである。
ロディジタル変換器３から最下位ビットの次のビットの
バイナリ信号Ｄ２に応じてラッチ信号Ｆを出力するもの
である。ビジー信号発生回路９は、シンクロディジタル
変換器３から最下位ビットの次のビットのバイナリ信号
Ｄ２に応じてビジー信号Ｇを出力するものである。
【００２１】論理積１０は、高速信号が入力されている
とき、ラッチ信号Ｆを論理和１２へ出力し、論理積１１
は低速信号が入力されているときラッチ信号Ａを論理和
１２へ出力し、論理和１２はラッチ信号Ｆまたはラッチ
信号ＡのＨｉｇｈ信号をラッチ回路５へ出力するもので
ある。
とき、ラッチ信号Ｆを論理和１２へ出力し、論理積１１
は低速信号が入力されているときラッチ信号Ａを論理和
１２へ出力し、論理和１２はラッチ信号Ｆまたはラッチ
信号ＡのＨｉｇｈ信号をラッチ回路５へ出力するもので
ある。
【００２２】論理積１４は、高速信号が入力されている
とき、ビジー信号Ｇを論理和１５へ出力し、論理積１３
は低速信号が入力されているとき、ビジー信号Ｃを論理
和１５へ出力し、論理和１５はビジー信号Ｃまたはビジ
ー信号ＧのＨｉｇｈ信号を外部の計算機へビジー信号Ｊ
として出力するものである。
とき、ビジー信号Ｇを論理和１５へ出力し、論理積１３
は低速信号が入力されているとき、ビジー信号Ｃを論理
和１５へ出力し、論理和１５はビジー信号Ｃまたはビジ
ー信号ＧのＨｉｇｈ信号を外部の計算機へビジー信号Ｊ
として出力するものである。
【００２３】以上の構成で、図２に示すタイムチャート
を参照して作用を説明する。
を参照して作用を説明する。
【００２４】まず、時刻ｔ１から測定を開始したとし
て、最下位ビットの最下位ビットＤ１のＨｉｇｈ信号と
Ｌｏｗ信号に対応して、時刻ｔ２，ｔ４，ｔ６・・・・
にラッチ信号Ａが出力され、最下位ビットの次の上位ビ
ットＤ２のＨｉｇｈ信号とＬｏｗ信号に対応して時刻ｔ
２、ｔ６にラッチ信号Ｆが出力される。
て、最下位ビットの最下位ビットＤ１のＨｉｇｈ信号と
Ｌｏｗ信号に対応して、時刻ｔ２，ｔ４，ｔ６・・・・
にラッチ信号Ａが出力され、最下位ビットの次の上位ビ
ットＤ２のＨｉｇｈ信号とＬｏｗ信号に対応して時刻ｔ
２、ｔ６にラッチ信号Ｆが出力される。
【００２５】このとき、低速信号が論理積１１に入力さ
れており、論理積１１から論理和１２を介してラッチ信
号Ｈがラッチ回路５へ時刻ｔ２，ｔ４，ｔ６・・・・が
出力される。これによって、ラッチ回路５はラッチ信号
Ｈを入力する毎にＢＣＤ信号Ｅを位置信号Ｂとして更新
保存する。
れており、論理積１１から論理和１２を介してラッチ信
号Ｈがラッチ回路５へ時刻ｔ２，ｔ４，ｔ６・・・・が
出力される。これによって、ラッチ回路５はラッチ信号
Ｈを入力する毎にＢＣＤ信号Ｅを位置信号Ｂとして更新
保存する。
【００２６】また、最下位ビットのバイナリ信号Ｄ１に
対応して時刻ｔ１，ｔ３，ｔ５・・・・にビジー信号発
生回路７からビジー信号Ｃが出力され、最下位ビットの
次のビットのバイナリ信号Ｄ２の出力に対応して時刻ｔ
１，ｔ５にビジー信号発生回路９からビジー信号Ｇが出
力される。
対応して時刻ｔ１，ｔ３，ｔ５・・・・にビジー信号発
生回路７からビジー信号Ｃが出力され、最下位ビットの
次のビットのバイナリ信号Ｄ２の出力に対応して時刻ｔ
１，ｔ５にビジー信号発生回路９からビジー信号Ｇが出
力される。
【００２７】このとき、低速信号が論理積１３へ入力さ
れており、ビジー信号Ｃが時刻ｔ１，ｔ３，ｔ５に論理
積１３から論理和１５を介してビジー信号Ｊとして外部
へ出力される。これによって、ビジー信号Ｊが所定の時
間巾Ｔ１を有しているため、外部で正確な位置信号Ｂを
取り込む。
れており、ビジー信号Ｃが時刻ｔ１，ｔ３，ｔ５に論理
積１３から論理和１５を介してビジー信号Ｊとして外部
へ出力される。これによって、ビジー信号Ｊが所定の時
間巾Ｔ１を有しているため、外部で正確な位置信号Ｂを
取り込む。
【００２８】その後に、機械の移動速度が高速になる
と、例えば、時刻ｔ７の頃から最下位ビットのバイナリ
信号Ｄ１のＨｉｇｈ信号とＬｏｗ信号に対応してラッチ
信号発生回路６からラッチ信号Ａが、時刻ｔ９，ｔ１
０，ｔ１２・・・・に出力され、最下位ビットの次の上
位ビットのバイナリ信号Ｄ２に対応してラッチ信号発生
回路８からラッチ信号Ｆが時刻ｔ９，ｔ１２，ｔ１５・
・・・に出力される。
と、例えば、時刻ｔ７の頃から最下位ビットのバイナリ
信号Ｄ１のＨｉｇｈ信号とＬｏｗ信号に対応してラッチ
信号発生回路６からラッチ信号Ａが、時刻ｔ９，ｔ１
０，ｔ１２・・・・に出力され、最下位ビットの次の上
位ビットのバイナリ信号Ｄ２に対応してラッチ信号発生
回路８からラッチ信号Ｆが時刻ｔ９，ｔ１２，ｔ１５・
・・・に出力される。
【００２９】このとき、時刻ｔ７から高速信号が論理積
１０へ入力されているため、ラッチ信号Ｆがラッチ信号
Ｈとしてラッチ回路５へ入力される。この結果、ラッチ
回路５では、所定時間をもって位置信号Ｂを更新保存す
る。
１０へ入力されているため、ラッチ信号Ｆがラッチ信号
Ｈとしてラッチ回路５へ入力される。この結果、ラッチ
回路５では、所定時間をもって位置信号Ｂを更新保存す
る。
【００３０】また、高速信号が時刻ｔ７以降、論理積１
４にも入力されており、ビジー信号Ｇがビジー信号Ｊと
して所定時間巾Ｔ２をもって外部へ出力される。
４にも入力されており、ビジー信号Ｇがビジー信号Ｊと
して所定時間巾Ｔ２をもって外部へ出力される。
【００３１】このように、機械の速度が高速になると、
ラッチ信号Ａの時間の間隔が狭くなり時刻ｔ８以降の如
くビジー信号Ｃも連続してしまうが、ビジー信号Ｃが連
続となる前に低速から高速に信号が切り換わるため、変
化の遅いラッチ信号Ｆおよびビジー信号Ｇが選択され、
位置信号Ｂの更新を行うラッチ回路５へ入力される。一
方、ラッチ信号Ｈも時間の間隔の広い状態が継続し、信
号変換器２から外部へ出力されるビジー信号Ｊも連続す
ることがなく、適当な時間巾をもつことができ、計算機
が位置信号Ｂを取り込むことができる。
ラッチ信号Ａの時間の間隔が狭くなり時刻ｔ８以降の如
くビジー信号Ｃも連続してしまうが、ビジー信号Ｃが連
続となる前に低速から高速に信号が切り換わるため、変
化の遅いラッチ信号Ｆおよびビジー信号Ｇが選択され、
位置信号Ｂの更新を行うラッチ回路５へ入力される。一
方、ラッチ信号Ｈも時間の間隔の広い状態が継続し、信
号変換器２から外部へ出力されるビジー信号Ｊも連続す
ることがなく、適当な時間巾をもつことができ、計算機
が位置信号Ｂを取り込むことができる。
【００３２】なお、後述するように高速、低速の各信号
は信号変換器２内で作る方法と外部から入力する方法が
有る。
は信号変換器２内で作る方法と外部から入力する方法が
有る。
【００３３】図３は、本発明の第２実施例を示す位置検
出装置の部分ブロック構成図であり、図３は図１で説明
した第１実施例の高速、低速の信号を生成する回路を信
号変換器２に内蔵したものである。
出装置の部分ブロック構成図であり、図３は図１で説明
した第１実施例の高速、低速の信号を生成する回路を信
号変換器２に内蔵したものである。
【００３４】図中、１６は最下位ビットのバイナリ信号
Ｄ１のＬｏｗ信号を入力したときその立ち下がりで所定
の時間巾ＴのＬｏｗ信号を出力するシングルショット回
路、１７は最下位ビットのバイナリ信号Ｄ１を入力して
反転して出力する否定回路、１８はシングルショット回
路１６からの信号Ｋと否定回路１７の出力信号の論理積
が成立すると、Ｈｉｇｈ信号の信号Ｌを出力する論理積
である。
Ｄ１のＬｏｗ信号を入力したときその立ち下がりで所定
の時間巾ＴのＬｏｗ信号を出力するシングルショット回
路、１７は最下位ビットのバイナリ信号Ｄ１を入力して
反転して出力する否定回路、１８はシングルショット回
路１６からの信号Ｋと否定回路１７の出力信号の論理積
が成立すると、Ｈｉｇｈ信号の信号Ｌを出力する論理積
である。
【００３５】また、１９はシングルショット回路１６か
らの信号Ｋを反転する否定回路、２０は否定回路１９の
出力信号と最下位ビットのバイナリ信号Ｄ１とを入力し
て論理積の成立で、Ｈｉｇｈ信号の信号Ｍを出力する論
理積、２１はＨｉｇｈ信号の信号ＬをＳ端子へ入力する
とＱ端子から低速信号をＨｉｇｈ信号として出力する一
方、Ｈｉｇｈ信号の信号ＭをＲ端子へ出力すると、リセ
ットしてＱ’端子から高速信号をＨｉｇｈ信号として出
力するフリップフロップ回路である。
らの信号Ｋを反転する否定回路、２０は否定回路１９の
出力信号と最下位ビットのバイナリ信号Ｄ１とを入力し
て論理積の成立で、Ｈｉｇｈ信号の信号Ｍを出力する論
理積、２１はＨｉｇｈ信号の信号ＬをＳ端子へ入力する
とＱ端子から低速信号をＨｉｇｈ信号として出力する一
方、Ｈｉｇｈ信号の信号ＭをＲ端子へ出力すると、リセ
ットしてＱ’端子から高速信号をＨｉｇｈ信号として出
力するフリップフロップ回路である。
【００３６】以上の構成で、図４に示すタイムチャート
を参照して説明すると、シングルショット回路１６では
時刻ｔ１にシンクロディジタル変換器３からの最下位ビ
ットのバイナリ信号Ｄ１のＬｏｗ信号が入力され所定時
間巾Ｔ１のシミット信号Ｋを出力する。
を参照して説明すると、シングルショット回路１６では
時刻ｔ１にシンクロディジタル変換器３からの最下位ビ
ットのバイナリ信号Ｄ１のＬｏｗ信号が入力され所定時
間巾Ｔ１のシミット信号Ｋを出力する。
【００３７】このシミット信号Ｋとバイナリ信号Ｄ１の
反転した信号が論理積１８へ入力され、シミット信号Ｋ
の時間巾Ｔ１よりバイナリ信号Ｄ１の時間巾Ｔ２が大き
いとき、論理積が成立してＨｉｇｈ信号の信号Ｌが時刻
ｔ２にフリップフロップ回路２１のＳ端子へ出力され
る。この結果、フリップフロップ回路２１のＱ端子が低
速信号を出力する。
反転した信号が論理積１８へ入力され、シミット信号Ｋ
の時間巾Ｔ１よりバイナリ信号Ｄ１の時間巾Ｔ２が大き
いとき、論理積が成立してＨｉｇｈ信号の信号Ｌが時刻
ｔ２にフリップフロップ回路２１のＳ端子へ出力され
る。この結果、フリップフロップ回路２１のＱ端子が低
速信号を出力する。
【００３８】その後、時刻ｔ３に機械の移動が速くな
り、対応してバイナリ信号Ｄ１の変化が速くなる。この
ため、バイナリ信号Ｄ１のＬｏｗ信号とシミット信号Ｋ
の反転信号とが時刻ｔ４に論理積２０からＨｉｇｈ信号
の信号Ｍをフリップフロップ回路２１のＲ端子へ出力す
る。これによってフリップフロップ回路２１でリセット
されてＱ’端子から高速信号が出力される。
り、対応してバイナリ信号Ｄ１の変化が速くなる。この
ため、バイナリ信号Ｄ１のＬｏｗ信号とシミット信号Ｋ
の反転信号とが時刻ｔ４に論理積２０からＨｉｇｈ信号
の信号Ｍをフリップフロップ回路２１のＲ端子へ出力す
る。これによってフリップフロップ回路２１でリセット
されてＱ’端子から高速信号が出力される。
【００３９】このように、バイナリ信号Ｄ１の時間巾Ｔ
２がシングルショット回路１６のシングルショット時間
巾Ｔ１より狭くなると、高速となるように、フリップフ
ロップ回路２１のリセット側にＨｉｇｈ信号の信号Ｍが
入力される。一方、シングルショット時間巾Ｔ１より最
下位ビットのバイナリ信号Ｄ１の時間巾Ｔ２が大きい
間、リセット側にＨｉｇｈ信号の信号Ｌが入力され低速
となっている。従って、信号変換器２の内部で機械の移
動速度が高速になったか低速になったかを容易に判別で
き、高速信号、低速信号を容易に生成することができ
る。
２がシングルショット回路１６のシングルショット時間
巾Ｔ１より狭くなると、高速となるように、フリップフ
ロップ回路２１のリセット側にＨｉｇｈ信号の信号Ｍが
入力される。一方、シングルショット時間巾Ｔ１より最
下位ビットのバイナリ信号Ｄ１の時間巾Ｔ２が大きい
間、リセット側にＨｉｇｈ信号の信号Ｌが入力され低速
となっている。従って、信号変換器２の内部で機械の移
動速度が高速になったか低速になったかを容易に判別で
き、高速信号、低速信号を容易に生成することができ
る。
【００４０】図５は、本発明の第３実施例を示す位置検
出装置の部分ブロック構成図であり、図５は図１の第１
実施例の高速信号、低速信号を生成する回路で図１に内
蔵して追設されている。
出装置の部分ブロック構成図であり、図５は図１の第１
実施例の高速信号、低速信号を生成する回路で図１に内
蔵して追設されている。
【００４１】図中、２２は最下位ビットのバイナリ信号
Ｄ１を入力してＨｉｇｈ信号とＬｏｗ信号の変化する周
波数に応じた電圧信号Ｐに変換する周波数電圧変換器、
２３は電圧信号Ｐが所定の電圧設定信号以上となったと
き、Ｈｉｇｈ信号を出力する比較器、２４は比較器から
のＬｏｗ信号によって低速信号を出力する否定回路２４
である。
Ｄ１を入力してＨｉｇｈ信号とＬｏｗ信号の変化する周
波数に応じた電圧信号Ｐに変換する周波数電圧変換器、
２３は電圧信号Ｐが所定の電圧設定信号以上となったと
き、Ｈｉｇｈ信号を出力する比較器、２４は比較器から
のＬｏｗ信号によって低速信号を出力する否定回路２４
である。
【００４２】以上の構成で、図６に示すタイムチャート
を参照して説明すると、機械の移動速度が遅い時刻ｔ１
から時刻ｔ２では、周波数電圧変換器２２から電圧信号
Ｐが低く、比較器２３からＨｉｇｈ信号が出力されてい
ない。従って、否定回路２４から低速信号が出力され
る。
を参照して説明すると、機械の移動速度が遅い時刻ｔ１
から時刻ｔ２では、周波数電圧変換器２２から電圧信号
Ｐが低く、比較器２３からＨｉｇｈ信号が出力されてい
ない。従って、否定回路２４から低速信号が出力され
る。
【００４３】その後、時刻ｔ２以降に機械の移動速度が
速くなるとバイナリ信号Ｄ１の周波数が速くなり、時刻
ｔ３に比較器２３からＨｉｇｈ信号が高速信号として出
力される。
速くなるとバイナリ信号Ｄ１の周波数が速くなり、時刻
ｔ３に比較器２３からＨｉｇｈ信号が高速信号として出
力される。
【００４４】このように、機械の移動速度が速くなる
と、バイナリ信号Ｄ１の周波数が高くなり、周波数電圧
変換器２２の電圧信号Ｐも次第に高くなる。電圧信号Ｐ
の値が一定以上になると、比較器２３がこれを検出して
高速の信号（Ｈｉｇｈ信号）を出力する。高速の信号が
出力されていない間は、比較器２３はＬｏｗ信号の状態
で否定回路２４から低速信号を出力する。
と、バイナリ信号Ｄ１の周波数が高くなり、周波数電圧
変換器２２の電圧信号Ｐも次第に高くなる。電圧信号Ｐ
の値が一定以上になると、比較器２３がこれを検出して
高速の信号（Ｈｉｇｈ信号）を出力する。高速の信号が
出力されていない間は、比較器２３はＬｏｗ信号の状態
で否定回路２４から低速信号を出力する。
【００４５】従って、信号変換器２の内部で機械の移動
速度が高速になったか低速になったかに判別でき、高速
信号、低速信号を容易に作ることができる。
速度が高速になったか低速になったかに判別でき、高速
信号、低速信号を容易に作ることができる。
【００４６】図７は、本発明の第４実施例を示す位置検
出装置の部分ブロック構成図である。図７は図１の高速
信号、低速信号を生成する回路であり、外部から高速信
号を取り込むようにしている。
出装置の部分ブロック構成図である。図７は図１の高速
信号、低速信号を生成する回路であり、外部から高速信
号を取り込むようにしている。
【００４７】図中、２５は高速信号に応答してＯＮとな
る接点２６を介して電源２７に接続される否定回路で、
接点２６が開のとき低速信号を出力し、接点２６が閉の
とき高速信号を出力するものである。
る接点２６を介して電源２７に接続される否定回路で、
接点２６が開のとき低速信号を出力し、接点２６が閉の
とき高速信号を出力するものである。
【００４８】本実施例は、位置検出装置外で機械の移動
速度が高速になったことを検出した接点２６から信号を
取り込んでおり、信号変換器２の内部で高速、低速の判
別を行う必要がなく、信号変換器２の回路を簡素化する
ことができる。
速度が高速になったことを検出した接点２６から信号を
取り込んでおり、信号変換器２の内部で高速、低速の判
別を行う必要がなく、信号変換器２の回路を簡素化する
ことができる。
【００４９】図８は、本発明の第５実施例を示す位置検
出装置のブロック構成図である。図８は従来技術である
図１０に論理積２８，２９と論理和３０を追設し、ラッ
チ信号発生回路６とビジー信号発生回路７との代わりに
ラッチ信号発生回路３１とビジー信号発生回路３２とを
設けている。
出装置のブロック構成図である。図８は従来技術である
図１０に論理積２８，２９と論理和３０を追設し、ラッ
チ信号発生回路６とビジー信号発生回路７との代わりに
ラッチ信号発生回路３１とビジー信号発生回路３２とを
設けている。
【００５０】論理積２８は、低速信号とバイナリ信号Ｄ
１のＨｉｇｈ信号によってＨｉｇｈ信号を出力し、論理
積２９は高速信号とバイナリ信号Ｄ２のＨｉｇｈ信号に
よってＨｉｇｈ信号を出力し、論理和３０はいずれかの
Ｈｉｇｈ信号によってラッチ信号発生回路３１とビジー
信号発生回路３２へＨｉｇｈ信号を出力するものであ
る。
１のＨｉｇｈ信号によってＨｉｇｈ信号を出力し、論理
積２９は高速信号とバイナリ信号Ｄ２のＨｉｇｈ信号に
よってＨｉｇｈ信号を出力し、論理和３０はいずれかの
Ｈｉｇｈ信号によってラッチ信号発生回路３１とビジー
信号発生回路３２へＨｉｇｈ信号を出力するものであ
る。
【００５１】ラッチ信号発生回路３１は、Ｈｉｇｈ信号
を入力すると、所定時間後にラッチ信号Ｈをラッチ回路
５へ出力するものであり、ビジー信号発生回路３２はＨ
ｉｇｈ信号を入力すると、所定時間巾のビジー信号Ｊを
外部へ出力するものである。
を入力すると、所定時間後にラッチ信号Ｈをラッチ回路
５へ出力するものであり、ビジー信号発生回路３２はＨ
ｉｇｈ信号を入力すると、所定時間巾のビジー信号Ｊを
外部へ出力するものである。
【００５２】以上の構成で、図９に示すタイムチャート
を参照して説明する。
を参照して説明する。
【００５３】まず、時刻ｔ１から測定開始されたとして
最下位ビットのバイナリ信号Ｄ１のＨｉｇｈ信号が時刻
ｔ１，ｔ５に論理積２８へ入力されている。このとき、
論理積２８へ低速信号が入力されているため、Ｈｉｇｈ
信号が論理積２８を介してラッチ信号発生回路３１へ出
力され、ラッチ信号発生回路３１からラッチ信号Ｈが時
刻ｔ２，ｔ４，ｔ６にラッチ回路５へ出力されている。
これに伴い、ラッチ回路５はラッチ信号Ｈを入力する
と、ＢＣＤ信号Ｅを位置信号Ｂとして更新保存する。
最下位ビットのバイナリ信号Ｄ１のＨｉｇｈ信号が時刻
ｔ１，ｔ５に論理積２８へ入力されている。このとき、
論理積２８へ低速信号が入力されているため、Ｈｉｇｈ
信号が論理積２８を介してラッチ信号発生回路３１へ出
力され、ラッチ信号発生回路３１からラッチ信号Ｈが時
刻ｔ２，ｔ４，ｔ６にラッチ回路５へ出力されている。
これに伴い、ラッチ回路５はラッチ信号Ｈを入力する
と、ＢＣＤ信号Ｅを位置信号Ｂとして更新保存する。
【００５４】また、これと共に論理積２８を介して信号
Ｒがビジー信号発生回路３２へ出力され、時刻ｔ１，ｔ
５・・・・にビジー信号発生回路３２からビジー信号Ｊ
が出力される。これによって、ビジー信号Ｊが所定の時
間巾Ｔ１をもって出力され、所定のタイミングで外部で
位置信号を取り込む。
Ｒがビジー信号発生回路３２へ出力され、時刻ｔ１，ｔ
５・・・・にビジー信号発生回路３２からビジー信号Ｊ
が出力される。これによって、ビジー信号Ｊが所定の時
間巾Ｔ１をもって出力され、所定のタイミングで外部で
位置信号を取り込む。
【００５５】その後に、機械の移動速度が速くなると、
第２実施例乃至第４実施例で説明したように、例えば、
時刻ｔ７に高速信号に切り換えられる。すると、バイナ
リ信号Ｄ２のＨｉｇｈ信号と高速信号とが入力された論
理積２９でＨｉｇｈ信号が出力され、このＨｉｇｈ信号
が論理和３０を介してラッチ信号発生回路３１へ入力さ
れ、ラッチ信号Ｈが時刻ｔ９，ｔ１１，ｔ１３・・・・
にラッチ回路５へ出力される。
第２実施例乃至第４実施例で説明したように、例えば、
時刻ｔ７に高速信号に切り換えられる。すると、バイナ
リ信号Ｄ２のＨｉｇｈ信号と高速信号とが入力された論
理積２９でＨｉｇｈ信号が出力され、このＨｉｇｈ信号
が論理和３０を介してラッチ信号発生回路３１へ入力さ
れ、ラッチ信号Ｈが時刻ｔ９，ｔ１１，ｔ１３・・・・
にラッチ回路５へ出力される。
【００５６】また、論理積２９から論理和３０を介して
Ｈｉｇｈ信号（Ｒ）がビジー信号発生回路３２へ入力さ
れてビジー信号Ｊが時刻ｔ８，ｔ１０，ｔ１２・・・・
に外部へ出力される。
Ｈｉｇｈ信号（Ｒ）がビジー信号発生回路３２へ入力さ
れてビジー信号Ｊが時刻ｔ８，ｔ１０，ｔ１２・・・・
に外部へ出力される。
【００５７】このように、高速信号か低速信号によって
バイナリ信号Ｄ１，Ｄ２が論理積２８，２９を切り換え
て、論理和３０を介してラッチ信号発生回路３１および
ビジー信号発生回路３２へ出力される。そして、ラッチ
信号発生回路３１およびビジー信号発生回路３２はＨｉ
ｇｈ信号（Ｒ）の変化を把えてラッチ信号Ｈおよびビジ
ー信号Ｊを生成するようにしたため、ラッチ信号Ｈが間
隔の広い状態を継続し、ビジー信号Ｊも連続してしまう
ということがなく、常に機械の速度に応じてビジー信号
Ｊを出力することができる。
バイナリ信号Ｄ１，Ｄ２が論理積２８，２９を切り換え
て、論理和３０を介してラッチ信号発生回路３１および
ビジー信号発生回路３２へ出力される。そして、ラッチ
信号発生回路３１およびビジー信号発生回路３２はＨｉ
ｇｈ信号（Ｒ）の変化を把えてラッチ信号Ｈおよびビジ
ー信号Ｊを生成するようにしたため、ラッチ信号Ｈが間
隔の広い状態を継続し、ビジー信号Ｊも連続してしまう
ということがなく、常に機械の速度に応じてビジー信号
Ｊを出力することができる。
【００５８】この結果、機械の移動速度が高速になって
も正しい位置信号Ｂを出力できると共に、外部で正しく
位置信号Ｂを取り込めるように正しいビジー信号を出力
することができる。本実施例によれば図１に示す実施例
よりも回路が簡単になる。
も正しい位置信号Ｂを出力できると共に、外部で正しく
位置信号Ｂを取り込めるように正しいビジー信号を出力
することができる。本実施例によれば図１に示す実施例
よりも回路が簡単になる。
【００５９】
【発明の効果】以上説明したように本発明によれば、バ
イナリ信号の内で最下位ビットの信号の変化周期が所定
時間未満のとき、最下位ビットの信号の変化に応じてラ
ッチ信号とビジー信号とが生成され出力される一方、バ
イナリ信号の内で最下位ビットの信号の変化周期が所定
時間以上のとき、最下位ビットより変化が遅い上位ビッ
トの信号の変化に応じてラッチ信号とビジー信号とが生
成され出力される。従って、バイナリ信号の変化に応じ
て最下位ビットより変化が遅い上位ビットの信号に切り
換えるために高分解能で、かつ、機械の高移動速度に対
応した位置信号を計算機へ取り込むことができる。
イナリ信号の内で最下位ビットの信号の変化周期が所定
時間未満のとき、最下位ビットの信号の変化に応じてラ
ッチ信号とビジー信号とが生成され出力される一方、バ
イナリ信号の内で最下位ビットの信号の変化周期が所定
時間以上のとき、最下位ビットより変化が遅い上位ビッ
トの信号の変化に応じてラッチ信号とビジー信号とが生
成され出力される。従って、バイナリ信号の変化に応じ
て最下位ビットより変化が遅い上位ビットの信号に切り
換えるために高分解能で、かつ、機械の高移動速度に対
応した位置信号を計算機へ取り込むことができる。
【図１】本発明の第１実施例を示す位置検出装置のブロ
ック構成図である。
ック構成図である。
【図２】図１の位置検出装置のタイミングチャートであ
る。
る。
【図３】本発明の第２実施例を示す位置検出装置に備え
る高速低速信号生成回路の構成図である。
る高速低速信号生成回路の構成図である。
【図４】図３の高速低速信号生成回路のタイミングチャ
ートである。
ートである。
【図５】本発明の第３実施例を示す位置検出装置に備え
る高速低速信号生成回路の構成図である。
る高速低速信号生成回路の構成図である。
【図６】図５の高速低速信号生成回路のタイミングチャ
ートである。
ートである。
【図７】本発明の第４実施例を示す位置検出装置に備え
る高速低速信号生成回路の構成図である。
る高速低速信号生成回路の構成図である。
【図８】本発明の第５実施例を示す位置検出装置のブロ
ック構成図である。
ック構成図である。
【図９】図８の位置検出装置のタイミングチャートであ
る。
る。
【図１０】従来例を示す位置検出装置のブロック構成図
である。
である。
【図１１】図１０の位置検出装置のタイミングチャート
である。
である。
１ 位置センサ ２ 信号変換器 ３ シンクロディジタル変換器 ４ バイナリＢＣＤ変換器 ５ ラッチ回路 ６，８，３１ ラッチ信号発生回路 ７，９，３２ ビジー信号発生回路 １０，１１，１３，１４，１８，２０，２８，２９，
論理積 １２，１５，３０ 論理和 １６ シングルショット回路 １７，１９，２４，２５ 否定回路 ２１ フリップフロップ回路 ２２ 周波数電圧変換器 ２３ 比較器 ２６ 接点
論理積 １２，１５，３０ 論理和 １６ シングルショット回路 １７，１９，２４，２５ 否定回路 ２１ フリップフロップ回路 ２２ 周波数電圧変換器 ２３ 比較器 ２６ 接点
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01B 21/00 - 21/32 G01D 5/00 - 5/62
Claims (4)
- 【請求項１】 移動物体に取り付けられ移動位置信号を
出力する位置センサと、この位置センサにより検出され
た移動位置信号をバイナリ信号に変換するディジタル変
換器と、このディジタル変換器により変換されたバイナ
リ信号を所定のコードのディジタル信号に変換し、位置
データとしてラッチ信号によって更新保存するラッチ回
路とを有し、前記バイナリ信号の変化に応じて前記ラッ
チ信号を出力すると共に、所定の時間巾のビジー信号を
外部へ出力する構成の位置検出装置において、 前記バイナリ信号の内で最下位ビットの信号の変化周期
が所定時間未満のとき、前記最下位ビットの信号の変化
に応じて前記ラッチ信号とビジー信号とを生成して出力
する一方、前記バイナリ信号の内で最下位ビットの信号
の変化周期が所定時間以上のとき、前記最下位ビットよ
り変化が遅い上位ビットの信号の変化に応じて前記ラッ
チ信号とビジー信号とを生成して出力する信号生成手段
を備えたことを特徴とする位置検出装置。 - 【請求項２】 前記信号生成手段は、前記バイナリ信号
の変化に基づいて高速か低速かを判定し、高速信号また
は低速信号のいずれかを出力する高速低速信号生成回路
と、前記低速信号が入力されているとき前記最下位ビッ
トのバイナリ信号の変化に応じたラッチ信号を前記ラッ
チ回路へ出力すると共に、前記高速信号が入力されてい
るとき前記最下位ビットより上位ビットのバイナリ信号
の変化に応じたラッチ信号を前記ラッチ回路へ出力する
ラッチ信号発生回路と、前記低速信号が入力されている
とき前記最下位ビットのバイナリ信号の変化に応じたビ
ジー信号を外部へ出力すると共に、前記高速信号が入力
されているとき前記最下位ビットより上位ビットのバイ
ナリ信号に応じたビジー信号を外部へ出力するビジー信
号発生回路とを設けたことを特徴とする請求項１記載の
位置検出装置。 - 【請求項３】 前記高速低速信号生成回路は、所定の時
間巾のパルス信号と前記最下位ビットのバイナリ信号の
時間巾とを比較して前記バイナリ信号の高速または低速
を判定して高速信号または低速信号を出力するようにし
たことを特徴とする請求項２記載の位置検出装置。 - 【請求項４】 前記高速低速信号生成回路は、前記最下
位ビットのバイナリ信号のハイレベルとローレベルの周
期的変化を電圧信号に変換し、この電圧信号と所定の設
定信号とを比較して、この比較によって高速または低速
を判定して高速信号または低速信号を出力するようにし
たことを特徴とする請求項２記載の位置検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31404893A JP3164725B2 (ja) | 1993-11-22 | 1993-11-22 | 位置検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31404893A JP3164725B2 (ja) | 1993-11-22 | 1993-11-22 | 位置検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07146134A JPH07146134A (ja) | 1995-06-06 |
| JP3164725B2 true JP3164725B2 (ja) | 2001-05-08 |
Family
ID=18048594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31404893A Expired - Fee Related JP3164725B2 (ja) | 1993-11-22 | 1993-11-22 | 位置検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3164725B2 (ja) |
-
1993
- 1993-11-22 JP JP31404893A patent/JP3164725B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07146134A (ja) | 1995-06-06 |
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