DE2945168A1

DE2945168A1 - Motorsteuereinheit

Info

Publication number: DE2945168A1
Application number: DE19792945168
Authority: DE
Inventors: James Donald Richardson
Original assignee: Motors Liquidation Co
Current assignee: Motors Liquidation Co
Priority date: 1978-11-27
Filing date: 1979-11-08
Publication date: 1980-06-04
Also published as: GB2039396A; GB2039396B; CA1127268A; US4236213A; FR2442542B1; JPS5574601A; FR2442542A1; JPS6365963B2; DE2945168C2

Description

GENERAL MOTORS CORPORATION G 3338

Detroit, Michigan, USA

MotorSteuereinheit

Die Erfindung betrifft eine Motorsteuereinheit und insbesondere ein auf einem Mikroprozessor basierendes Motorsteuersystem mit einer zwischen dem Mikroprozessor und Motorsteuerungsbetätigern eingeschalteter Motorsteuereinheit.

Digitalsysteme zur Steuerung eines Kraftfahrzeugmotors erfordern das Sammeln von Daten, die Motorbetriebszustände betreffen und die Erzeugung von Steuersignalen zur Aufrechterhaltung eines nötigen Motorbetriebszustandes. Die Steuerausgangssignale des Systems sind üblicherweise impulsbreitenmodulierte Signale mit unterschiedlichen Frequenzen, in Abhängigkeit von der Auslegung der Betätigungen. Das System enthält üblicherweise eine Vielzahl von ausschließlich zugeordneten Eingangszählern zur Impulsansammlung oder zur Impulsintervallmessung und eine Vielzahl von ausschließlich zugeordneten Ausgangszählern zur Erzeugung der Ausgangssignale. Ein Zentralprozessor verarbeitet die Eingangsdaten und verteilt die notwendigen Ausgangsdaten an die verschiedenen Ausgangszähler und steuert ihren Betrieb, um die zur Erreichung der notwendigen Betriebszustände nötigen Signale zu erzeugen. Da die Motorsteuerparameter in kurzen Zeitabständen angepaßt oder nachgestellt werden müssen, wird bei einer Zunahme der Anzahl von Steuerfunktionen die Bedienung der verschiedenen Ausgangsgeräte schwierig oder nicht mehr zu bewerkstelligen.

Es ist dementsprechend ein Ziel der vorliegenden Erfindung, eine Motorsteuereinheit zu schaffen, die mit einem Mikroprozessor in einem Motorsteuersystem verbindbar ist und die geeignet ist, eine Vielzahl von MotorSteuerbetätigungen in Abhängigkeit von Steuerworten des Mikroprozessors zu beeinflussen, um die Datenverarbeitungsbelastung des Mikroprozessors zu reduzieren.

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Ein weiteres Ziel der vorliegenden Erfindung besteht darin, eine Maschinensteuereinheit zu schaffen, die in Abhängigkeit von Steuerworten eines Mikroprozessors in einem Motorsteuersystem eine Vielzahl von impulsbreitenmodulierten Ausgangssignalen erzeugt , mit einer Frequenz und einer Impulsbreite, die durch die Steuerworte spezifiziert ist.

Bei einem solchen Motorsteuersystem, wie es auch die vorliegende Erfindung darstellt, ist ein Mikrocomputer öder Mikrorechner, der einen Mikroprozessor und einen Speicher enthält, mit einer Motorsteuereinheit nach der Erfindung gekoppelt, um Motorfunktionen, beispielsweise Fahrzeuggeschwindigkeit, Aufheizung des Luft/Treibstoff-Sensors, Einstellen des Luft/Treibstoff-Verhältnisses oder andere Funktionen zu steuern, die ein impulsbreitenmoduliertes Ausgangssignal erfordern. Die Impulsbreite wie auch die Frequenz jedes Ausgangssignals wird durch den Mikrocomputer in Form eines Steuerwortes spezifiziert. Jedes Steuerwort, das einem jeweiligen Ausgangssignal entspricht, wird durch den Mikrocomputer in einen vorher zugeordneten Speicherplatz in einem Lese-/Schreibspeicher der Steuereinheit eingelesen oder eingeladen. Die Steuereinheit enthält ferner einen freilaufenden, d.h. kontinuierlich durch einen Taktgeber weitergetakteten Binärzähler. Ein erster Abschnitt jedes Steuerwortes bestimmt die Impulsbreite eines jeweiligen Ausgangssignales, ausgedrückt in einem bestimmten Zustand es Zählers. Die Bitzahl des ersten Abschnittes des Steuerwortes, die für den Zweck der Bestimmung der Impulsbreite des jeweiligen Ausgangssignals bedeutsam ist, wird durch einen zweiten Abschnitt des Steuerwortes spezifiziert. Die Steuereinheit umfaßt weiter eine Logikeinheit, die eine Nulldetektoreinrichtung für variable Bitlänge und einen Komparator für variable Bitlänge einschließt. Die Logikeinheit dekodiert den zweiten Abschnitt des Steuerwortes und stellt den zugehörigen Ausgang, wenn die bedeutsamen Bits des Zählers, die durch das Steuerwort spezifiziert sind,

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gleich Null sind. Wenn der Zählerstand gleich oder größer als der durch den ersten Abschnitt des Steuerwortes gegebene Zustand ist, wird der jeweilige Ausgang rückgestellt. Auf diese Weise wird die Wellenform einer Vielzahl von Ausgängen durch jeweilige Steuerworte bestimmt, die sowohl die Impulsbreiteninformation enthalten als auch einen Frequenzkode, der effektiv die Betriebslänge des Zählers, des Nulldetektors und des Komparators ändert. In einer Ausführung der Erfindung enthält die Steuereinheit eine ausschließlich zugeordnete Logik zur Erzeugung der erforderlichen Ausgänge oder Ausgangssignale, während in einer zweiten Ausführung die Steuereinheit einen mikroprogrammierten Lesespeicher oder Festwertspeicher zur Steuerung des Datenflusses in der Steuereinheit enthält, um die erforderlichen Ausgänge oder Ausgangssignale zu erzeugen.

Die Erfindung wird nachfolgend in Einzelheiten beispielsweise anhand der Zeichnung erläutert; in der Zeichnung zeigt:

Fig. 1 ein Blockschaltbild eines MotorSteuersystems mit einer erfindungsgemäßen MotorSteuereinheit,

Fig. 2 ein Blockschaltbild einer Ausführung der Motorsteuereinheit des Systems nach Fig. 1,

Fig. 2a, Fig. 2b Einzel-Logikpläne des Nulldetektors und des Komparators der Motorsteuereinheit nach Fig. 2,

Fig. 3 ein Blockschaltbild einer zweiten Ausführung der Motorsteuereinheit, und

Fig. 4 eine Tafel der verschiedenen, jeweils durch ein Steuerwort bestimmten Frequenzen eines Ausgangssignals.

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Das MotorSteuersystem in Fig. 1 enthält einen Mikroprozessor MP 10, einen Analog/Digital-Wandler ADW 12, einen Festwertoder Lesespeicher ROM 14, einen Lese-VSchreibspeicher RAM 16 und eine Motorsteuereinheit MSE 18. Als MP 10 kann vorzugsweise der Mikroprozessor Typ MC68OO verwendet werden, wie er im M68OO Microprocessor Application Manual beschrieben ist, der von der Firma Motorola Semiconductor Products, Inc., Phoenix, Arizona in den Handel gebracht wird. Der ADW 12, der ROM 14 und der RAM 16 kann aus der Vielzahl handelsüblicher Einheiten ausgewählt werden, die mit dem MP 10 kompatibel sind. Der MP 10 erhält Eingangssignale von einer Wiederanlauf- oder Betriebsanlaufschaltung 20 (restart) und erzeugt ein Anlaufsignal RST , um die weiteren Komponenten des Systems anlaufen zu lassen. Außerdem erhält der MP 10 Eingangssignale von einem Zweiphasen-Taktgeber 22 und erzeugt die erforderlichen Takt- oder Zeitsignale für die anderen Bestandteile des Systems. Der MP 10 ist mit dem Rest des Systems über eine 16 Bit-Adress-Sammelleitung 24 und eine 8 Bit bidirektionale Datensammelleitung 26 in Verbindung.

Der ADW 12 enthält vorzugsweise sowohl die analogen als auch die digitalen Untersysteme, die mit einer solchen Einheit normalerweise verbunden sind; erforderlichenfalls kann jedoch auch der MP 10 so programmiert sein, daß er die Funktion des digitalen Untersystems ausführt, wie es in der Application Note AN-757, Analog to Digital Conversion Techniques with the M68OO Microprocessor System beschrieben ist. Dieses Anwendungsblatt ist von der Firma Motorola Semiconductor Products, Inc. gleichfalls erhältlich und wird zum Bestandteil der Figurenbeschreibung erklärt.

Der ADW 12 empfängt eine Vielzahl von Eingangssignalen, die Motorparameter betreffen, beispielsweise den Ansaugverteiler-Unterdruck, den Luftdruck, die Kühlmitteltemperatur, die Gemischtemperatur im Verteiler und die Ansaugluft-Temperatur.

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Der Wandelvorgang von analogen in digitale Signale wird auf Befehl des MP 10 eingeleitet, wobei dieser den zu wandelnden Eingangskanal auswählt. Nach Beendigung des Wandlungszyklus erzeugt der ADW 12 eine Unterbrechung, nach der die Daten über die Datenleitung 26 auf Befehl des MP 10 ausgelesen werden. Der ROM 14 enthält das Programm zum Betrieb des MP 10 und enthält ferner relevante Motorsteuerdaten in Form einer Tabelle, die die Impulsbreite der Ausgangs-Steuersignale in bezug auf bestimmte Motoreingangsdaten feststellt. Die Tabellendaten können entweder experimentell oder analytisch abgeleitet werden. Die Impulsbreiten festlegenden Daten umfassen 12 Bit und werden mit einem 4-Bit-Kode verbunden, der die Frequenz festlegt, so daß ein 16-Bit-Steuerwort gebildet wird. Um Speicherplatz zu sparen, kann der 4-Bit-Kode, der für eine Vielzahl von Impulsbreiten der gleiche sein wird, nach dem Erhalt der Impulsbreiten-Daten hinzugefügt werden. Das kombinierte 16-Bit-Steuerwort wird zur MSE 18 übertragen, um die verschiedenen Ausgangssignale zur Steuerung der Motorbetriebsbedingungen zu erzeugen. Die MSE 18 kann außerdem noch Eingangssignale vom Fahrzeug erhalten mit unterschiedlicher Frequenz, beispielsweise Daten, die sich auf die Fahrzeuggeschwindigkeit und auf die Motorgeschwindigkeit in U/min beziehen.

Eine Ausführung der MSE ist in Fig. 2 dargestellt; es sind Bauelemente angezeigt, die für die Erzeugung einer Vielzahl von impulsbreitenmodulierten (IBM-)Ausgangssignalen gebraucht werden, deren Frequenz programmgewählt ist. Die Vorrichtung umfaßt einen 16-Bit-Lese-/Schreibspeicher 28, der aus zwei miteinander verbundenen 8-Bit-RAM-Speichern 30 und 32 besteht. Der Speicher 28 ist intern in der MSE 18 mittels eines dreistufigen Adressregisters 34 und extern durch den MP 10 über die Adressleitung 24 adressierbar. Adressen vom Register 34 oder vom MP 10 werden selektiv dem Speicher 28 über einen Multiplexer (MUX) 36 eingegeben, der von einer Chip-Auswahllogik 38 über einen bistabilen Multivibrator oder ein Flip-Flop 40 gesteuert wird. Der Q.Ausgang des Flip-Flop 40 steuert den Multiplexer 36, während der

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Q -Ausgang (oder Q-Ausgang) die Lese-/Schreib-Steuerung des Speichers 28 ergibt. Eine interne MSE-16-Bit-Datenleitung 42 ist mit der MP-Datenleitung 26 über eine (nicht dargestellte) Datenleitungs-Schnittstellen-Schaltung verbunden, die es erlaubt, daß die zwei Byte aus jeweils 8 Bit eines 16-Bit-Steuerwortes in aufeinanderfolgenden MP-Zyklen an die MSE 18 übertragen werden und gleichzeitig mit der übertragung des zweiten Byte in den Speicher 28 geladen oder eingeschrieben werden. Wenn die MSE 18 durch den MP 10 zum Datentransfer oder zur Datenübertragung angewählt wird, wird der Speicher in den Einschreibzustand oder Einschreibmodus gesetzt und die an der Sammelleitung 42 anliegenden Daten werden in den durch die Adresse in der Sammelleitung 24 bestimmten Speicherplatz geschrieben. Jedes Steuerwort, das die Impulsbreite und Frequenz einer Vielzahl von Ausgangssignalen IBM1 bis IBM5 steuert, wird von dem MP 10 in entsprechende Plätze im Speicher geladen oder eingeschrieben. Das Adressregister 34; wird durch einen Anstiegsdetektor 48 (Flankendetektor) und eine. Adress-Steuerlogik 50 angesteuert. Der Anstiegs- oder Flankendetektor 48 enthält zwei D-Flip-Flop 52 und 54 und Tore 44 und 46. Das Eingangssignal für das Flip-Flop 52 stammt von der Zeitlogik 56, die ein Taktsignal vom MP 10 von beispielsweise 1024 kHz erhält und sowohl ein 64 kHz-Signal als auch Zeitsignale 01 und 02

erzeucrt
mit 1,024 MHz/ DTe Adress-Steuerlogik 50 enthält ein JK-Flip-Flop 58 und ein Tor (UND-Glied) 59. Das Adress-Register 3 4 wird normalerweise mit dem 64 kHz-Takt freigegeben; wenn jedoch die MSE 18 durch den MP 10 angewählt ist, geht die Lese-/Schreib-Leitung vom Q -Ausgang des Flip-Flops 40 auf "niedrig" und sperrt die Erzeugung von internen Adressen durch Sperren der Tore 44 und 59. Das Adress-Register wird durch den Q-Ausgang des Flip-Flops 58 freigegeben, wenn die Anstiegskante des 64-kHz-Signals durch den Detektor 48 erfaßt wird. Nach der Freigabe wird das Register 34 durch das Signal 02 so getaktet, daß es seine acht Binärzustände durchläuft, um acht Adressen zu erzeugen, worauf das Register 34 durch das Flip-Flop 58 rückgestellt wird. In der gezeigten Ausführung werden nur fünf der acht Adressen benutzt.

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Ein 12-stufiger Binärzähler 60 wird mit dem 64-kHz-Takt durchgezählt und mit dem 02 Takt synchronisiert. Dadurch ergibt sich ein Inhalts-Eingangssignal für einen Nulldetektor 62 und einen Komparator 64. Der Detektor 62 erzeugt getrennt Ausgangssignale, die anzeigen, ob die letzten 8, 9, 10, 11 oder 12 Bit mit geringster Wertigkeit des Zählers 60 Null sind. Ein erster Abschnitt jedes Steuerwortes, beispielweise die 12 Bit mit der geringsten Wertigkeit dieses Wortes, werden ebenfalls dem Komparator 64 eingegeben und der Komparator 64 erzeugt getrennte Ausgangssignale C8-C12, die die Vergleichsergebnisse der letzten 8, 9, 10, 11 oder 12 Bit mit geringster Wertigkeit des Steuerwortes mit den entsprechenden 8, 9, 10, 11 bzw. 12 Bit des Zählers 60 anzeigen. Das jeweilige Ausgangssignal des Komparators ist "hoch", wenn das vom Zähler stammende Eingangssignal größer als das entsprechende Eingangssignal vom RAM 28 ist. Multiplexer 66 und 68 dekodieren einen zweiten Abschnitt des Steuerwortes, beispielsweise die vier Bit mit größter Wertig- . keit des Wortes, um entsprechende Ausgangskanäle des Detektors 62 und des Komparators 64 anzuwählen, so daß sich jeweilige Setzimpulsbreiten-(SIB) und Löschimpulsbreiten- (LPW) Signale ergeben. Die SIB-Ausgangssignale werden an die J-Eingänge der Flip-Flops 70-78 über je eines der Tore 7OJ bis 78J angelegt, während die LIB-Signale über je eines der Tore 7OK bis 78K an je einen K-Eingang der Flip-Flop 70-78 angelegt werden. Die Flip-Flops 70-78 werden synchron mit dem Takt 02 getaktet. Eine Dekodier-Logikeinheit 80 wählt in Abhängigkeit vom Inhalt des Registers 34 das jeweils richtige der Flip-Flop 70-78 aus, das dem durch das Register 3 4 angewählten RAM-Speicherplatz entspricht, indem sie jeweils, eines der Torpaare 7OJ/7OK bis 78J/78K freigibt. Der Nulldetektor 62 und der Multiplexer 66 bilden eine Nulldetektoreinrichtung mit variabler Bitlänge, wobei die Bitlänge durch den in den vier Bit mit größter Mächtigkeit des Steuerwortes enthaltenen Binärkode auswählbar ist. In gleicher Weise bilden der Komparator 64 und der Multiplexer 68 eine Komparatoreinrichtung mit variabler Bitlänge.

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Der Detektor 62 ist im einzelnen in Fig. 2a gezeigt; er enthält ein UND-Glied 82, dessen Eingänge mit den Q -Ausgängen der acht Stufen des Zählers 60 mit geringstem Wert oder geringster Mächtigkeit verbunden sind. Die UND-Glieder 84, 86, 88 und 90 erhalten Eingangssignale jeweils von einer der Stufen 9, 10, 11 bzw. 12 des Zählers 60 und vom Ausgang des (jeweils vorhergehenden) UND-Gliedes 82, 84, 86 oder 88. Die Ausgänge der UND-Glieder 82,84,86,88 und 90 ergeben die Komparatorausgangssignale CzO8-CZ12. Die Vergleichslogikschaltung des Komparators 64 für die Bit 1 und 2 ist in Fig. 2b dargestellt und enthält ein UND-Glied 92, an dessen Eingänge das am wenigsten bedeutende Bit R01 vom Speicherplatz, invertiert durch einen Inverter 93, und das am wenigsten bedeutende Bit CT01 des Zählers 60 anliegen. Dementsprechend ist das Ausgangssignal C1 des UND-Gliedes 92 hoch, wenn das am wenigsten bedeutende Bit des Zählers 60 größer als das am wenigsten bedeutende Bit des Speicherplatzes ist. Das Ausgangssignal C2 des Tores 94 ist hoch, wenn CT02 größer als R02 ist, wie es durch das UND-Glied 92a und den Inverter 93a erfaßt wird, oder wenn CT01 größer als R01 ist, wie es durch das UND-Glied 92 erfaßt wird und wenn CT02 gleich R02 ist, wie es durch die Tore 95 und 96 erfaßt wird. Zusätzliche (nicht gezeigte) Blöcke der Logikschaltung 98 können so in Kaskadenschaltung verbunden sein, daß die Ausgangssignale C8 bis C12 des Komparators 64 erzeugt werden. Beispielsweise ist C8 = C7 (CT08 + R08⁺) +CT8.R08 Damit wird ersichtlich, daß die Logikschaltung des Komparators in bekannter Weise abgewandelt werden kann, so daß sich ein hohes Ausgangssignal ergibt, sobald der Zählerinhalt gleich dem Inhalt des RAM ist, wenn das nötig ist.

Der Betrieb der Schaltung geschieht in der folgenden Weise: Es wird angenommen, daß die Steuerworte für die Ausgangssignale IBM1-IBM5 von dem MP 10 in den Speicher 28 geladen wurden. Der Zähler 60 wird mit 64 kHz durchgezählt. Während jedes Zustandes oder jedes Zählschrittes des Zählers 60 wird das Register 34 durch den 02-Takt durch seine acht Zustände geführt und dadurch werden die fünf Speicherplätze entsprechend

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dem Ausgangssignal IBM1-IBM5 adressiert. Wenn die Daten in jeder Adresse nacheinander aus dem Speicher 28 ausgelesen werden, wählen die oberen vier Bit den erwünschten Eingang zu den Multiplexern 66 und 68 vom Detektor 62 bzw. vom Komparator 64 an. Wenn angenommen wird, daß die erste Speicherplatzadresse IBM1 entspricht, gibt der Dekoder 80 die Tore 7OJ und 7OK frei und der Ausgang des Flip-Flop 70 wird gesetzt, wenn die gewählte Bitzahl im Zähler 60 alle gleich Null sind und er wird gelöscht, wenn die gewählte Bitzahl des Zählers 60 größer als die entsprechenden Bit in dem im Speicher 28 adressierten Steuerwort sind. Jeder andere Ausgang wird angewählt und der Vergleichsund Erfassungsvorgang wird ausgeführt, bezogen auf die durch die vier mächtigsten Bit des Steuerwortes bestimmte Bitlänge. Nachdem alle Speicherplätze adressiert wurden, wird das Register rückgestellt und mit dem nächsten 64-kHz-Taktimpuls wird der Zähler 60 weitergestellt und der Vorgang wird wiederholt. Auf diese Weise wird jeder der Ausgänge IBM1-IBM5, die einzelnen (nicht gezeigten) Motorsteuerbetätigungen zugeordnet sind, sowohl in bezug auf Frequenz als auf Impulsbreite durch das Steuerwort vom MP 10 gesteuert.

In Fig. 3 ist das Impulsbreitenmodulationskonzept nach Fig. in einer mikroprogrammierten Ausführung der MSE 18 aufgenommen, die zum Ausführen einer Anzahl von weiteren Motorsteuerfunktionen zusätzlich zur Impulsbreitenmodulationssteuerung geeignet ist. MSE 18 enthält eine Rechnerlogikeinheit RLE 100, ein 16-Bit-RAM 102, einen 16-Bit-Binärzähler 104 und eine Folge-Steuerlogik-Schaltung 106, die die Betriebsabfolge der MSE steuert. Die RLE 100 enthält einen 16-Bit-Addierer, um Additionen oder Subtraktionen auszuführen, und eine Logik, um die Nullerfassung mit variabler Bitlänge und die Vergleichsvorgänge (Komparatorvorgänge) mit variabler Bitlänge auszuführen. Die Ergebnisse der Rechenoperationen der RLE werden zeitweilig in einem 16-Bit-Pufferspeicher 108 gespeichert. Der Inhalt des Zählers 104 oder die RLE-Rechenergebnisse im Puffer 108 können selektiv in die RLE-Eingänge oder -Anschlüsse A

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oder B durch Multiplexer 110 bzw. 112 eingegeben werden. Der Inhalt eines RAM-Registers wird in den Anschluß A der RLE 100 über eine bidirektionale Datenleitung 114 eingegeben. Der Inhalt des Zählers 104 oder der Inhalt des Pufferspeichers 108 kann über den Multiplexer 110 einem adressierten RAM-Speicherplatz zugeleitet werden. Die Datenleitung 114 ist über eine Schnittstellen-Logikeinheit 115 mit der externen 8-Bit-Datenleitung 26 verbunden; dadurch ist es möglich, die beiden 8-Bit-Bytes eines 16-Bit-MSE-Wortes zwischen der MSE 18 und dem MP in aufeinanderfolgenden MP-Zyklen zu übertragen. Die Leitungssteuer logikeinheit 116 erhält die bestimmten Eingangssignale von dem MP 10. Die Chip-Auswahlleitungen C/A und C/A⁺ sind zwei Leitungen der Adress-Sammelleitung und dienen dazu, die MSE 18 für Datenübertragungen anzuwählen. Die Logikeinheit 116 erzeugt ein internes RÜCKSTELL-Signal, Taktsignale 01 und 02, ein HALTE-Signal und ein SAMMEL-LEITUNGS-FREIGABE-Signal. Die Taktsignale 01 und 02 werden in Abhängigkeit vom TAKT-Eingangssignal erzeugt und ergeben die interne Taktung der MSE 18 mit der gleichen Betriebsgeschwindigkeit wie die des MP 10, beispielsweise mit 1,024 MHz. Die Taktsignale 01 und 02 ergeben Eingangssignale für einen 1:16-Unterteiler 118, der ein 64-kHz-Eingangssignal für den Zähler 104 abgibt.

Die Folgesteuerlogikschaltung 106 enthält einen mikroprogrammierten ROM 120. Jede Instruktion oder jeder Befehl des Mikroprogramms spezifiziert die interne Datenleitung in der MSE 18 zur Ausführung einer erforderlichen Operation. Die Steuerlogikschaltung 106 enthält eine Anforderungs-Logikeinheit 122, die in zugeordneten Verriegelungen oder setz- und löschbaren Speichern Bedienungsanforderungen speichert und die Bedienung der Anforderungen mit relativer Priorität versieht. Eingangssignale für die Logikeinheit 122 hängen von den zu steuernden Motorfunktionen ab; es können ein Motorgeschwindigkeits-Referenzsignal, ein Fahr-

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zeuggeschwindigkeits-Referenzsignal, ein oder mehrere Eingangssignale mit variabler Frequenz von Lage/Frequenztransduktoren vorhanden sein, sowie intern erzeugte Zeichen-Eingangssignale und ein oder mehrere Eingangssignale mit ausgewählter Frequenz vom Zähler 104. In der IBM-Steuerung wird ein 32-kHz-Signal vom Zähler 104 an die Logikeinheit 122 weitergegeben. Ein Adressgenerator 124 arbeitet in Abhängigkeit von der Logikeinheit und setzt einen Programmzähler 126 vorweg auf die Startadresse des Routineablaufes im ROM 120, um den durch die Logikeinheit 122 angewählten Eingang oder das angewählte Eingangssignal zu bedienen. Der Zustand oder der Zählerstand des Zählers 126 wird durch den ROM 120 dekodiert und die adressierte Instruktion oder der adressierte Befehl wird in ein 16-Bit-Befehlsregister 130 eingelesen. Jede Instruktion spezifiziert die Operation, die durch die RLE 100 auszuführen ist, die beteiligten Dateneingänge oder -anschlüsse A oder B und die betroffenen Ausgabeelemente. Bestimmte Bit jedes Befehls werden durch die Logikeinheit 128 dekodiert, um den Betrieb der RLE 100 zu steuern. Die RAM-Adresse in jedem Befehl wird über den Multiplexer 132 durchgeleitet und im RAM 102 dekodiert. Der Multiplexer 132 wird auch mit einer jeweils angemessenen Zahl von Bits der Adressleitung 24 verbunden, wodurch Zugang zum RAM 102 durch den MP 10 möglich ist. Der Ausgangskode in jedem Befehl spezifiziert die Durchleitung der Daten durch die Multiplexer 110 und 112 zu den Eingängen oder Anschlüssen A und B der RLE 100 und die Operation, die die RLE 100 in bezug auf die Daten ausführen soll. Die Ausgangsadresse im Befehl wird durch die Ausgangswahllogikeinheit 134 dekodiert, um einen aus einer Vielzahl von Zeichen-Haltekreisen oder -speichern 136 anzuwählen. Die in die angewählten Speicher eingelesenen Daten können, beispielsweise im Falle von SIB-und LIB-Daten, von der RLE 100 stammen oder sie können in dem Befehl enthalten sein und in den angewählten Speicher entweder unbedingt oder bedingt je nach den Ergebnissen einer RLE-Operation geladen werden. Die Ausgangssignale der Zeichenspeicher 136 liegen an den Eingängen einer Synchronisationslogikeinheit 138 an, die wiederum eine Vielzahl

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von Ausgabe-Zwischenspeichern (d.h. setz- oder löschbaren Speichern) enthält. Diese Speicher oder Verriegelungskreise werden durch ausgewählte Ausgangssignale des Zählers 104 getaktet, um die Ausgangssignale zu synchronisieren. Bei der IBM-Steuerung werden die Ausgangssignale mit dem 3 2-kHz-Signal synchronisiert. Die Steuerlogikeinheit 106 erzeugt ein FREIGABE-NEUER-VEKTOR-Signal, wenn dies durch die Instruktion oder den Befehl am Ende jedes Bedienungsablaufes aufgerufen wird. Dieses Signal stellt den Zwischenspeicher oder Verriegelungskreis, der den Ablauf eingeleitet hat, zurück und gibt die Anforderung mit der höchsten Priorität, die gerade wartet, zur Bedienung frei. Die Steuerlogik 106 erzeugt auch ein FORTSCHRITT-Signal, das den Zähler 126 zum nächsten ROM-Speicherplatz weiterzählt oder fortschreitet, so daß jede Instruktion oder jeder Befehl des ausgewählten Routineablaufes nacheinander in das Register 130 eingelesen wird. So bilden die Eingangssignale vom Fahrzeug oder die Zeitsignale vom Zähler 104 Bedienungsanforderungen, die gehalten und mit Prioritätskode versehen werden, wobei eine Bedienung der Anforderung mit höchster Priorität gewährt wird, wenn die Folgesteuerlogik frei (idle) ist oder nach der Vollendung des gerade ablaufenden Routineablaufes. Der Prioritätskode dient als der Eingabepunkt für das Mikroprogramm, wobei der sich ergebende Routineablauf steuert, welcher RAM-Speicherplatz angewählt wird oder welches Ausgangssignal betroffen ist. Nach vollendetem Routineablauf wird die aktivierende oder einleitende Anforderung rückgestellt und die Logikschaltung ist für andere Zwecke zugänglich. Die MSE 18 enthält ein Steuerregister 140, das durch den MP 10 geladen wird, um die erforderlichen Eingangssignale für die Logik 122 freizugeben und die erforderlichen Ausgangssignale der Logikeinheit 138 ebenfalls freizugeben. Die MSE enthält auch ein 4-Bit-IBM-Register 142, das mit dem in den vier Bit mit größter Mächtigkeit des IBM-Steuerwortes aus dem /RAM 102 enthaltenen Binärkode beladen wird, wenn der IBM-Ablauf aufgerufen ist. Der Inhalt des IBM-Registers 142 wird in der RLE 100 dekodiert, um

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die bedeutungsvolle oder bedeutungstragende Bitlänge im ersten Abschnitt des Steuerwortes zu bestimmen.

Die Leitungssteuerlogik 116 erzeugt das HALTE-Signal in Abhängigkeit von den C/A-, C/A - und L/S-Signalen, wenn die MSE 18 durch den MP 10 zur Datenübertragung angewählt ist. Das HALTE-Signal leitet die zugehörigen Adressbits von der Leitung 24 zum RAM 102 zur Dekodierung weiter statt der Adresse, die im ROM 120 enthalten ist. Das HALTE-Signal wird auch der Dekodierlogikeinheit 128 eingegeben, um den Betrieb der MSE 18 während eines Zyklus des MP 10 anzuhalten. Das RCKST-Signal wird bei der Anfangseinschaltung des MP 10 erzeugt und stellt den Zähler 104, das Steuerregister 140, die Anforderungs-Logikeinheit 122 und den Programmzähler 126 zurück.

Die RLE 100 enthält eine Null-Erfassungs-Logikschaltung für variable Bitlänge, wie sie in Fig. 2a dargestellt ist. Diese Logikschaltung antwortet auf den Logikzustand des Zählers 104 und ergibt Eingangssignale für die Dekodierlogikschaltung in der RLE 100, die einen der Ausgänge CZO8-CZ12 zur Erzeugung eines SIB-Signals anwählt. Der Vergleichsvorgang mit variabler Bitlänge zur Erzeugung des LIB-Signals wird so durchgeführt, daß die 12 Bit mit geringster Wertigkeit des betreffenden RAM-Speicherplatzes von den entsprechenden Bit des Zählers 104 abgezogen werden (das geschieht durch das logische Verfahren, das als Addition der 2'er-Komplemente bekannt ist) und durch Erfassen, ob ein Austrag (carryout) von der jeweiligen Stufe des Addierers der RLE 100 auftritt. Beispielsweise tritt ein Austrag von der achten Stufe des Addierers auf, wenn die 8 Bit mit geringster Mächtigkeit des Zählers 104 gleich oder größer als die entsprechenden Bits des adressierten RAM-Speicherplatzes sind. Der Austrag von den Stufen 8-12 des Addierers entspricht den Ausgangssignalen C8-C12 der Fig. 2b und die Dekodierlogikschaltung in der RLE 100 reagiert auf den IBM-Registerinhalt, um einen der Ausgänge auszuwählen und das LIB-Signal zu erzeugen. Es wird bei dieser Ausführung angenom-

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men, daß die Steuerworte die Impulsbreite des Ausgangssignals mit einer Auflösung von 1/32 kHz bestimmen statt 1/64 kHz wie in Fig. 2. Dementsprechend enthält die RLE 100 eine Schiebestufe, die den Inhalt des Zählers 104 um 1 Bit nach rechts verschiebt. Auf diese Weise werden die 12 Bit mit geringster Mächtigkeit oder Wertigkeit (Bit 1-12) des RAM-Speicherplatzes mit den Bit 2-13 des Zählers 104 verglichen, wie in der Aufstellung Fig. 4 angezeigt.

Der Betrieb der Schaltung nach Fig. 3 geschieht auf folgende Weise:

Es wird angenommen, daß das Steuerregister 140 das 32-kHz-Eingangssignal für die Logikeinheit 122 freigegeben hat und ebenso die IBM1-IBM5-Ausgänge der Logikeinheit 138 freigegeben hat. Bei jedem 32-kHz-Taktimpuls wird der IBM-Routineablauf im ROM 120 aufgerufen. Dieser Routineablauf bewirkt, daß die fünf IBM-Steuerworte nacheinander zum Eingang oder Anschluß A der RLE 100 bei aufeinanderfolgenden MSE-Taktzyklen (1,024 MHz) eingegeben werden. Gleichzeitig werden die entsprechenden Zeichenspeicher 136 (Zwischenspeicher) durch die Ausgangswahllogik 134 angewählt. Wenn das jeweilige Steuerwort in die RLE gelangt, werden die Bit 13-16 in das IBM-Register 142 eingespeist. Nach Fig. 4 wird dann, wenn die Bit 13-16 des vom RAM 102 in das IBM-Register 142 eingelesene Wort beispielsweise 1101 enthalten, durch den SIB das angewählte Ausgangszeichen gesetzt, wenn die Bit 2-11 des Zählers 104 alle 0 sind. Wenn die Bit 2-11 des Zählers 104 gleich oder größer als die Bit 1-10 des in die RLE 100 eingelesenen Wortes sind, wird durch den LIB-Befehl das ausgewählte Ausgangszeichen gelöscht. Die Ausgangssignale der Zeichen-Zwischenspeicher 136 sind Eingangssignale für jeweilige Flip-Flop der Ausgangs-Synchronisationslogikeinheit 138, durch die die Ausgangssignale IBM1-IBM5 synchron zum 32-kHz-Takt erzeugt werden.

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Damit entsteht ein auf Grundlage eines Mikroprozessors arbeitendes MotorSteuersystem mit einer Motorsteuereinheit 18 zur Erzeugung einer Vielzahl von impulsbreitenmodulierten Ausgangssignalen mit programmierbarer Frequenz. Die Impulsbreite und die Frequenz jedes Ausgangssignals ist in einem Steuerwort enthalten, das der MotorSteuereinheit zugeführt wird. Ein Abschnitt des Steuerwortes bestimmt die Zahl der Bit in einem anderen Abschnitt des Wortes, die bei der Erzeugung des Ausgangssignals von Bedeutung sind. Die Länge des zweiten Abschnittes bestimmt die Frequenz des Ausgangssignals und der Wert des zweiten Abschnittes bestimmt die Impulsbreite des Ausgangssignals.

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Claims

Patentansprüche:

{ 1J Motorsteuereinheit zur Erzeugung eines impulsbreiten- ^"^/^ modulierten Ausgangssignals, dadurch gekennzeichnet , daß eine Einrichtung (28;102) zur Speicherung eines Steuerwortes mit einem ersten, die Impulsbreite des Ausgangssignals spezifizierenden Abschnitt und einem zweiten, die Frequenz des Ausgangssignals spezifizierenden Abschnitt vorgesehen ist, daß ein freilaufender Zähler (6O;1O4) vorgesehen ist, daß eine Logikschaltung (62,64,66,68;106) zum Vergleich des Inhaltes des Zählers mit dem ersten Abschnitt des Steuerwortes vorgesehen ist, wobei die Logikschaltung in Abhängigkeit von dem zweiten Abschnitt des Steuerwortes eine effektive Länge des Zählers errichtet zum Vergleich mit dem Steuerwort,

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MANlTZ FINSTERWALD HEYN MORGAN 8000 MÜNCHEN 22 ROBERT-KOCH-STRASSE 1 TEL. (089) 224211 TELEX 05 29672 PATMf

GRAMKOW ROTERMUND 7000 STUTTGART 50 (BAD CANNSTATT) SEELBERGSTR 23/25 TEL (0711) 56 7261 ZENTRALKASSE BAYER. VOLKSBANKEN MÜNCHEN KONTO-NUMMER 7270 POSTSCHECK: MÜNCHEN 77062-805

und die Logikschaltung einen ersten Befehl (LIB) erzeugt, wenn die effektive Länge des Zählers in einem vorbestimmten Zustand ist und einen zweiten Befehl (SIW) erzeugt, wenn der Wert der effektiven Länge des Zählers eine vorbestimmte Beziehung zum Wert einer entsprechenden Anzahl von Bit des ersten Abschnittes des Steuerwortes trägt und daß eine bistabile Ausgabeeinrichtung (70;138) vorgesehen ist, die auf den ersten und zweiten Befehl zur Erzeugung eines Ausgangssignals (IBM1) mit zwei Niveaus reagiert.
2. Motorsteuereinheit nach Anspruch 1, dadurch gekennzeichnet , daß die Logikschaltung einen Nulldetektor (62), einen Komparator (64) und eine Dekodierschaltung (66, 68) besitzt, welche auf den zweiten Abschnitt des Steuerwortes reagieren und die effektive Bitlänge des Zählers errichten, daß der Detektor einen Setz-Impulsbreitenbefehl erzeugt, wenn die der durch die Dekodierschaltung errichteten Bitlänge entsprechenden Bit des Zählers alle im gleichen Logikzustand sind und daß der Komparator einen Lösch-Impulsbreitenbefehl erzeugt, wenn der Wert der Bit des Zählers eine vorbestimmte Beziehung zum Wert einer entsprechenden Anzahl von Bit des ersten Abschnittes des Steuerwortes trägt.
3. Motorsteuereinheit nach Anspruch 2, dadurch gekennzeichnet , daß die Logikschaltung eine Folgesteuerlogik (34,38,40,48,50,56) zur Ausführung eines Vergleichs zwischen dem Inhalt des Zählers und des ersten Abschnittes des Steuerwortes jedesmal dann, wenn der Zähler fortgezählt wird, enthält, und daß der Komparator den Lösch-Impulsbreitenbefehl erzeugt, wenn die Bit des Zählers einen Wert gleich oder größer als eine entsprechende Anzahl von Bit des ersten Abschnittes des Steuerwortes besitzen.

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4. Motorsteuereinheit nach Anspruch 3, dadurch gekennzeichnet , daß der Speicher einen Lese-/Schreibspeicher (RAM) (102) enthält, der zur Beladung mit einer Vielzahl der Steuerworte ausgelegt ist, daß die Folgesteuerlogik eine mikroprogrammierte Steuerschaltung (106) umfaßt, daß der Zähler ein Festfrequenz-Eingangssignal (32 kHz) für die mikroprogrammierte Steuerschaltung erzeugt, daß die bistabile Ausgabeschaltung (138) eine Vielzahl von bistabilen Ausgabegeräten enthält, wobei jedes Ausgabegerät einem jeweiligen RAM-Register zugeordnet ist und daß die mikroprogrammierte Steuerschaltung nacheinander jedes der Vielzahl von Steuerworten zu der Logikschaltung überträgt und ein entsprechendes Ausgabegerät in Abhängigkeit vom Festfrequenz-Eingangssignal auswählt, um eine Vielzahl von 2-Niveau-Ausgabesignalen (IBM1-IBM5) zu erzeugen.·
5. Motorsteuersystem mit einer Motorsteuereinheit nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet , daß das MotorSteuersystem eine mit dem Speicher (28;102) verbundene Mikrocomputereinrichtung (10,12,14,16,20,22) enthält, daß die Mikrocomputereinrichtung auf die Motorbetriebsbedingungen zur Entwicklung der Steuerworte reagiert und daß eine Betätigereinrichtung in Abhängigkeit von den Ausgangssignalen zur Beeinflussung des Motorbetriebs vorgesehen ist.
6. Motorsteuersystem mit einer Motorsteuereinheit nach Anspruch 1, dadurch gekennzeichnet , daß das Steuersystem eine Mikrocomputereinrichtung (10,12, 14,16,20,22) enthält, die auf Motorbetriebszustände zur Entwicklung des Steuerwortes reagiert, daß eine Adress-Sammelleitung (24) und eine Datensammelleitung (26) zur Verbindung der Mikrocomputeroinrichtung mit dem Speicher

(102) der Maschinensteuereinheit vorgesehen ist, um eine übertragung von Daten einschließlich des Steuerwortes zwischen dem Speicher und dem Mikrocomputer zu ermöglichen,

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daß der Speicher einen Lese-ZSchreib-Speicher enthält, der mit der Datenleitung verbunden ist, daß die Logikeinrichtung eine Rechenlogikeinheit (RLE) (100) mit einem ersten Eingangsanschluß (A) und einem zweiten Eingangsanschluß (B) und einem Ausgangsanschluß einschließt, wobei der erste Eingangsanschluß mit der Datenleitung gekoppelt ist, daß eine Einrichtung (112) zur Verbindung des Ausgangs des Zählers mit dem zweiten Eingang der RLE vorgesehen ist, daß eine Folgesteuereinrichtung (106) einschließlich eines Lese- oder Festwertspeichers (ROM) (120) mit einer Vielzahl adressierbarer Speicherplätze vorgesehen ist, die jeweils einen Programmbefehl enthalten, daß ein Programmzähler (126) mit dem Lese- oder Festwertspeicher zur aufeinanderfolgenden Adressierung der Speicherplätze gekoppelt ist, daß eine Anforderungslogikschaltung (122, 124) vorgesehen ist, die auf mindestens ein Eingangssignal reagiert und den Programmzähler mit einer Startadresse in dem Lese- oder Festwertspeicher belädt, daß ein Befehlsregister (130) mit dem Lese- oder Festwertspeicher zur Speicherung des durch den Programmzähler adressierten Befehls gekoppelt ist, daß ein Multiplexer (132) mit dem Mikrocomputer und dem Befehlsregister gekoppelt ist, um selektiven Zugang zu dem Lese-/ Schreibspeicher für den Mikrocomputer und für den Leseoder Festwertspeicher unter Beeinflussung des Mikrocomputers zu gewähren und daß eine mit dem Befehlsregister zur Errichtung interner Datenwege zwischen dem Lese-/Schreibspeicher, dem Zähler, der RLE und der bistabilen Ausgabeeinrichtung nach Spezifizierung durch den Befehl in dem Instruktionsregister mit diesem gekoppelt ist, daß die RLE eine Einrichtung zur Ausführung von Rechen- und Logik-Operationen betreffend den Inhalt des Zählers mit dem Inhalt von Speicherplätzen in dem Lese-/Schreibspeicher und zur Steuerung des logischen Zustande der bistabilen Ausgabeeinrichtung in Abhängigkeit vom Wert des Inhaltes des Zählers und des Steuerwortes einschließt und daß das Steuersystem auch eine auf das Ausgangssignal der Motorsteuereinheit zur

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Beeinflussung des Betriebs des Motors reagierende Betätigungseinrichtung enthält.
7. Kraftfahrzeugmotor mit einem Motorsteuersystem nach Anspruch 5 oder 6, dadurch gekennzeichnet , daß Einrichtungen zum überwachen vorbestimmter Motorbetriebsparameter mit der Mikrocomputereinrichtung in dem Motorsteuersystem verbunden sind.

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