JPS5821735B2 - メモリ装置制御方式 - Google Patents
メモリ装置制御方式Info
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- JPS5821735B2 JPS5821735B2 JP52081582A JP8158277A JPS5821735B2 JP S5821735 B2 JPS5821735 B2 JP S5821735B2 JP 52081582 A JP52081582 A JP 52081582A JP 8158277 A JP8158277 A JP 8158277A JP S5821735 B2 JPS5821735 B2 JP S5821735B2
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- memory device
- memory
- speed
- circuit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ装置制御方式、特に速度の異なる複数
のメモリ装置を含む情報沈埋システムにおけるメモリ制
御方式に関するものである。
のメモリ装置を含む情報沈埋システムにおけるメモリ制
御方式に関するものである。
一般に高い処理能力を請求される情報α理システムにお
いては、肌理装置の演算時間に比ベメモリ装置へのアク
セス時間が太きいたア、バッファメモリ方式、インタリ
ーブ方式あるいは多語読出し方式などメモリアクセス時
間を等測的に小さくする工夫が各種なされている。
いては、肌理装置の演算時間に比ベメモリ装置へのアク
セス時間が太きいたア、バッファメモリ方式、インタリ
ーブ方式あるいは多語読出し方式などメモリアクセス時
間を等測的に小さくする工夫が各種なされている。
しかしこれらの方法はいずれも複雑な制御をヅし金物量
が多くなるなど経済的でない。
が多くなるなど経済的でない。
一方、電子交換機に用いる清洗処理システムのようにプ
ログラムが固定的である場合には、速度の異なるメモリ
装置を用意してアクセス頻度の高いプログラムを高速な
メモリ装置に格納し、そうでないプログラムは低速なメ
モリ装置に格納し、メモリアクセスを高速なメモリ装置
に集中させる異速度メモリ方式をとり、高価な高速メモ
リ装置を少なくでき経済的に高い処理並力を得るように
している。
ログラムが固定的である場合には、速度の異なるメモリ
装置を用意してアクセス頻度の高いプログラムを高速な
メモリ装置に格納し、そうでないプログラムは低速なメ
モリ装置に格納し、メモリアクセスを高速なメモリ装置
に集中させる異速度メモリ方式をとり、高価な高速メモ
リ装置を少なくでき経済的に高い処理並力を得るように
している。
従来のこのような異速度メモリを制御する方法では、姐
理装置内にメモリ装置対応に速度情報を記憶するレジス
タを設け、これより得られる速度情報をカウンタで減算
するなどして所定のタイミングを得ていた。
理装置内にメモリ装置対応に速度情報を記憶するレジス
タを設け、これより得られる速度情報をカウンタで減算
するなどして所定のタイミングを得ていた。
しかしこれでは■レジスタ、カウンタ類の金物が多くな
る■速度情報を読出すのに時間がかかる■メモリ装置数
増加に対する拡張性に乏しい■複数メモリ装置に同時に
アクセスする場合（例えばリフレッシュ動作時）には、
最も遅い速度情報を選択する回路あるいは記憶するレジ
スタが別に必要となるなど欠点が多い。
る■速度情報を読出すのに時間がかかる■メモリ装置数
増加に対する拡張性に乏しい■複数メモリ装置に同時に
アクセスする場合（例えばリフレッシュ動作時）には、
最も遅い速度情報を選択する回路あるいは記憶するレジ
スタが別に必要となるなど欠点が多い。
本発明はシフトレジスタを用いることにより以上のよう
な欠点を解決し、極めて簡単で融通性に富む異速度メモ
リ制御方式を実現することを目的としている。
な欠点を解決し、極めて簡単で融通性に富む異速度メモ
リ制御方式を実現することを目的としている。
以下図面を参照しながら詳細に説明する。
第１図は本発明の一実施例であって、メモリ制御回路の
一部を示す回路図である。
一部を示す回路図である。
処理装置は演算サイクルタイムｅで動作し、それぞれの
メモリアクセスタイムが２ ｅ ｅ ３ ｅ ｙ ４
ｅおよび５ｅの速度の異なる４種のメモリ装置ＭＭａ、
ＭＭｂ、ＭＭｃおよびＭＭｄが接続されているとする。
メモリアクセスタイムが２ ｅ ｅ ３ ｅ ｙ ４
ｅおよび５ｅの速度の異なる４種のメモリ装置ＭＭａ、
ＭＭｂ、ＭＭｃおよびＭＭｄが接続されているとする。
第１図において、１はメモリアクセス競合回路、２はア
ンドゲート、３はメモリ起動信号作成回路、４ａ〜４ｄ
は信号線、５３〜５ｄはドライバ、６ａ〜６ｄは信号線
、７ａ〜７ｄは短絡回路、８ｂ〜８ｄは短絡線、９〜１
１は信号線、１２はアンドゲート、１３はオアゲート、
１４〜１７はアンドゲート、１８はシフヒフ０ツク発生
回路、１９はシフトレジスタ、１９Ａ〜１９Ｅはシフト
レジスタ１９の各ビット、２０はオアゲート、２１は信
号線をそれぞれ意味する。
ンドゲート、３はメモリ起動信号作成回路、４ａ〜４ｄ
は信号線、５３〜５ｄはドライバ、６ａ〜６ｄは信号線
、７ａ〜７ｄは短絡回路、８ｂ〜８ｄは短絡線、９〜１
１は信号線、１２はアンドゲート、１３はオアゲート、
１４〜１７はアンドゲート、１８はシフヒフ０ツク発生
回路、１９はシフトレジスタ、１９Ａ〜１９Ｅはシフト
レジスタ１９の各ビット、２０はオアゲート、２１は信
号線をそれぞれ意味する。
またアンドゲート２および１２に付されている丸印は人
力信号の否定がアンド柔性となることを意味し、短絡回
路７ａ〜７ｄの中の丸印Ｐａ 、 Ｐａ□−Ｐａ２．Ｐ
ｂ、Ｐｂｏ−ｐｂ２、Ｐｃ 、 Ｐｃｏ−Ｐｃ２＋ Ｐ
ａ 、 Ｐａｏ−Ｐａ２は短絡回路の端子を意味する。
力信号の否定がアンド柔性となることを意味し、短絡回
路７ａ〜７ｄの中の丸印Ｐａ 、 Ｐａ□−Ｐａ２．Ｐ
ｂ、Ｐｂｏ−ｐｂ２、Ｐｃ 、 Ｐｃｏ−Ｐｃ２＋ Ｐ
ａ 、 Ｐａｏ−Ｐａ２は短絡回路の端子を意味する。
沈埋装置内外で発生した各種のメモリアクセス要求は、
メモリアクセス競合回路１において１つに絞られ、アン
ドゲート２を経てメモリ起動信号作成回路３へ送られる
。
メモリアクセス競合回路１において１つに絞られ、アン
ドゲート２を経てメモリ起動信号作成回路３へ送られる
。
該メモリ起動信号作成回路３ではアドレス情報など（図
示していない）をもとにアクセスすべきメモリ装置を選
択し、対応する信号線４ａ〜４ｄのいずれかに起動信号
を出力する。
示していない）をもとにアクセスすべきメモリ装置を選
択し、対応する信号線４ａ〜４ｄのいずれかに起動信号
を出力する。
この信号はメモリ装置ＭＭａ−ＭＭｄへの起動パルスと
してドライバ５ａ〜５ｄを経て送出されるとともに、信
号線６ａ〜６ｄに分岐してオアゲート１３に加わる。
してドライバ５ａ〜５ｄを経て送出されるとともに、信
号線６ａ〜６ｄに分岐してオアゲート１３に加わる。
このためオアゲート１３は１１“を出力しアントゲ゛−
ト１４〜１Ｔの片方・の入力に１１“を加える。
ト１４〜１Ｔの片方・の入力に１１“を加える。
このときメモリ装置ＭＭｄへのアクセスの場合は信号線
６ｄ→短絡回路７ｄ（端子Ｐｄ→短絡線８ｄ→端子Ｐｄ
２）→信号線９の経路により１１“がアントゲ゛−ト１
４のもう片方の人力に、同様にメモリ装置ＭＭｃへのア
クセスの場合は信号線６ｃ→短絡回路７Ｃ（端子Ｐｃ→
短絡線８ｃ→端子Ｐｃ１）→信号線１０の経路により′
１“がアンドゲート１５のもう片方の入力に、メモｌＪ
装置ＭＭｂへのアクセスの場合は信号線６ｂ→短絡回路
７ｂ（端子ｐｂ→短絡線８ｂ→端子Ｐｂ註→信号線１１
の経路により″″１“がアンドゲート１６のもう片方の
人力に、またメモリ装置ＭＭａへのアクセスの場合は信
号線６ａと信号線９〜１１との間には接続がないため信
号線９〜１１はいずれも１０〃となっており、アンドゲ
ート１２の条件が成立してその出力１１“がアントゲ゛
−ト１γのもう片方の入力にそれぞれ加わる。
６ｄ→短絡回路７ｄ（端子Ｐｄ→短絡線８ｄ→端子Ｐｄ
２）→信号線９の経路により１１“がアントゲ゛−ト１
４のもう片方の人力に、同様にメモリ装置ＭＭｃへのア
クセスの場合は信号線６ｃ→短絡回路７Ｃ（端子Ｐｃ→
短絡線８ｃ→端子Ｐｃ１）→信号線１０の経路により′
１“がアンドゲート１５のもう片方の入力に、メモｌＪ
装置ＭＭｂへのアクセスの場合は信号線６ｂ→短絡回路
７ｂ（端子ｐｂ→短絡線８ｂ→端子Ｐｂ註→信号線１１
の経路により″″１“がアンドゲート１６のもう片方の
人力に、またメモリ装置ＭＭａへのアクセスの場合は信
号線６ａと信号線９〜１１との間には接続がないため信
号線９〜１１はいずれも１０〃となっており、アンドゲ
ート１２の条件が成立してその出力１１“がアントゲ゛
−ト１γのもう片方の入力にそれぞれ加わる。
したがってメモリ装置ＭＭｄ、ＭＭｃ、ＭＭｂおよびＭ
Ｍａそれぞれのアクセスに対応し７てアンドゲート１４
．１５，１６および１７の条件が成立し、その出力１１
“はシフトレジスタ１９の対応するピッｔ−１９Ａ、１
９Ｂ、１９Ｃおよび１９Ｄにセットされる。
Ｍａそれぞれのアクセスに対応し７てアンドゲート１４
．１５，１６および１７の条件が成立し、その出力１１
“はシフトレジスタ１９の対応するピッｔ−１９Ａ、１
９Ｂ、１９Ｃおよび１９Ｄにセットされる。
シフトレジスタ１９は、シフトクランク発生回路１８か
らの演算サイクルタイムｅ毎のシフトクロッ７により、
サイクルタイムｅ毎に右方向へ１ビツトずつシフトする
ようにしておく。
らの演算サイクルタイムｅ毎のシフトクロッ７により、
サイクルタイムｅ毎に右方向へ１ビツトずつシフトする
ようにしておく。
するとビット１９Ａ〜１９Ｄに１１“がセットされてか
らの演算サイクル毎のビット１９Ａ〜１９Ｅの内容は第
２図に示す通りとなる。
らの演算サイクル毎のビット１９Ａ〜１９Ｅの内容は第
２図に示す通りとなる。
シフトレジスタ１９の全ビットの出力をゲ゛−ト２０で
オアをとっているから、シフトレジスタ１９のいずれか
のビットに１１〃がある間はゲ゛−ト２０に′１“が出
力され続け、信号線２１を経てアンドゲート２に加わる
ため新しいメモリアクセス要求は禁止される。
オアをとっているから、シフトレジスタ１９のいずれか
のビットに１１〃がある間はゲ゛−ト２０に′１“が出
力され続け、信号線２１を経てアンドゲート２に加わる
ため新しいメモリアクセス要求は禁止される。
結局第２図に示すように、メモリ装置ＭＭｄの場合はア
クセスを開始した第１演算サイクルから第５演算サイク
ルまで５ｅの間、同様にメモリ装置ＭＭｃの場合は４ｅ
の間、メモリ装置ｍｂの場合は３ｅの間、メモリ装置Ｍ
Ｍａの場合は２ｅの間、つまりそれぞれのメモリアクセ
スタイムに応じてシフトレジスタ１９に１１“が存在し
、その間断しいメモリアクセス要求がゲート２で禁止さ
れ、メモリアクセスが重ならないよう制御できる。
クセスを開始した第１演算サイクルから第５演算サイク
ルまで５ｅの間、同様にメモリ装置ＭＭｃの場合は４ｅ
の間、メモリ装置ｍｂの場合は３ｅの間、メモリ装置Ｍ
Ｍａの場合は２ｅの間、つまりそれぞれのメモリアクセ
スタイムに応じてシフトレジスタ１９に１１“が存在し
、その間断しいメモリアクセス要求がゲート２で禁止さ
れ、メモリアクセスが重ならないよう制御できる。
次に複数のメモリ装置へ同時にアクセスする必要がある
場合（例えばリフレッシュ時など）について説明する。
場合（例えばリフレッシュ時など）について説明する。
いま全メモリ装置を同時に起動したとすると、起動開始
以後の演算サイクル毎のシフトレジスタ１９の内容は第
３図に示す通りとなり、結局最も遅いＭＭｄのアクセス
タイム５ｅの間、シフトレジスタ１９に１１“が存在し
新しいメモリアクセスを禁止することになる。
以後の演算サイクル毎のシフトレジスタ１９の内容は第
３図に示す通りとなり、結局最も遅いＭＭｄのアクセス
タイム５ｅの間、シフトレジスタ１９に１１“が存在し
新しいメモリアクセスを禁止することになる。
つまりメモリ装置速度に応じてシフトレジスタ１９の入
力位置を選択しておけば、メモリの１つの装置へのアク
セスでも複数の装置へのアクセスでも何等特別な金物類
および制御を必要とせずに異速度メモリ制御が可能であ
る。
力位置を選択しておけば、メモリの１つの装置へのアク
セスでも複数の装置へのアクセスでも何等特別な金物類
および制御を必要とせずに異速度メモリ制御が可能であ
る。
また短絡回路？ａ＝７ｄは、短絡線の位置を変更するだ
けで、シフトレジスタ１９の入力位置を選択でき、接続
するメモリ装置の速度を自由に変更できるようにしてい
る。
けで、シフトレジスタ１９の入力位置を選択でき、接続
するメモリ装置の速度を自由に変更できるようにしてい
る。
さらにアンドゲート１２は、接続するメモリ装置の中で
最も速いものについての短絡線を不要にしておりまた短
絡回路の端子を１何歩なくしている。
最も速いものについての短絡線を不要にしておりまた短
絡回路の端子を１何歩なくしている。
最高速のメモリ装置に対応する短絡回路の短絡線を不要
にしておけば、未実装のメモリ装置がある場合、それに
対応する短絡ｔｍを開放にしておくことにより誤って未
実装のメモリ装置へアクセスしても、最高速メモリ装置
のアクセスタイムだけの損失ですみ、また未実装メモリ
に対する余分な時間監視回路などが不要にできる利点が
ある。
にしておけば、未実装のメモリ装置がある場合、それに
対応する短絡ｔｍを開放にしておくことにより誤って未
実装のメモリ装置へアクセスしても、最高速メモリ装置
のアクセスタイムだけの損失ですみ、また未実装メモリ
に対する余分な時間監視回路などが不要にできる利点が
ある。
以上説明したように、シフトレジスタを用いることによ
り■メモリ速度を記憶するレジスタ類、■■より得られ
る速度情報にもとづき減算などを行なう回路、■複数メ
モリ装置を同時にアクセスする場合の最低速情報を得る
回路などを不要にでき、極めて簡単にかつ少量の金物で
異速度メモリ制御を実現でき、またシフトレジスタの入
力位置を選択する短絡回路をメモリ装置対応に設けてお
くことにより、短絡線の位置を変更するだけで接続する
メモリ装置の速度を簡単に変更でき、さらに第１図のア
ンドゲート１２で示したようなゲートを設けることによ
り■短絡回路の端子を１何歩なくでき、■最高速度のメ
モリ装置に対応する短絡回路の短絡線を不要にでき、■
未実装メモリ装置に対する装置が不要で誤アクセス時の
時間も最少にできるなど融通性に富む。
り■メモリ速度を記憶するレジスタ類、■■より得られ
る速度情報にもとづき減算などを行なう回路、■複数メ
モリ装置を同時にアクセスする場合の最低速情報を得る
回路などを不要にでき、極めて簡単にかつ少量の金物で
異速度メモリ制御を実現でき、またシフトレジスタの入
力位置を選択する短絡回路をメモリ装置対応に設けてお
くことにより、短絡線の位置を変更するだけで接続する
メモリ装置の速度を簡単に変更でき、さらに第１図のア
ンドゲート１２で示したようなゲートを設けることによ
り■短絡回路の端子を１何歩なくでき、■最高速度のメ
モリ装置に対応する短絡回路の短絡線を不要にでき、■
未実装メモリ装置に対する装置が不要で誤アクセス時の
時間も最少にできるなど融通性に富む。
その他回路自体が単純であるから拡張も容易である等数
多くの利点をあげることができる。
多くの利点をあげることができる。
なお、以上の説明では本発明の一実施例を示したにすぎ
ず、シフトレジスタ出力の用い方によってメモリアクセ
スを重ね合わせて制御することも簡単に可能となるのは
勿論、シフトレジスタを複数個用いることによりさらに
複雑な制御も可能となることは明白である。
ず、シフトレジスタ出力の用い方によってメモリアクセ
スを重ね合わせて制御することも簡単に可能となるのは
勿論、シフトレジスタを複数個用いることによりさらに
複雑な制御も可能となることは明白である。
第１図は本発明の一実施例、第２図は第１図実施例で各
メモリ装置へアクセスした場合のシフトレジスタの動作
内容を示す図、第３図は実施例で同時に全メモリ装置へ
アクセスした場合のシフトレジスタの動作内容を示す図
である。 図中１はメモリアクセス要求競合回路、２゜１２．１４
〜１７はアンドゲート、３はメモリ起動信号作成回路、
４ａ〜４ｄ、６ａ〜６ｄ、９〜１１゜２１は信号線、５
ａ〜５ｄはドライバ、７ａ〜７ｄは短絡回路、８ｂ〜８
ｄは短絡線、１３．２０はオアゲート、１８はシフトク
ロック発生回路、１９はシフトレジスタをそれぞれ示す
。
メモリ装置へアクセスした場合のシフトレジスタの動作
内容を示す図、第３図は実施例で同時に全メモリ装置へ
アクセスした場合のシフトレジスタの動作内容を示す図
である。 図中１はメモリアクセス要求競合回路、２゜１２．１４
〜１７はアンドゲート、３はメモリ起動信号作成回路、
４ａ〜４ｄ、６ａ〜６ｄ、９〜１１゜２１は信号線、５
ａ〜５ｄはドライバ、７ａ〜７ｄは短絡回路、８ｂ〜８
ｄは短絡線、１３．２０はオアゲート、１８はシフトク
ロック発生回路、１９はシフトレジスタをそれぞれ示す
。
Claims (1)
- 【特許請求の範囲】 １ 速度の異なる複数のメモリ装置と、前記メモリ装置
内に格納されているプログラムを解読実行する肌理装置
とを含み、前記処理装置内あるいは前記α埋装置外にメ
モリ装置制御回路を有する情報処理システムにおいて、
前記メモリ装置制御回路内に、一定の速度で定常的に１
方向へシフトレジスタを設け、前記メモリ装置アクセス
開始時ニ当該メモリ速度に対応して前記シフトレジスタ
の異なる桁位置にメモリ装置アクセス開始情報を入力す
る桁位置設定部をもうけることにより前記シフトレジス
タに前記速度の異なる複数のメモリ装置へのアクセス吠
態を自律的に表示するようにしたことを特徴とするメモ
リ装置制御方式。 ２ 上記桁位置設定部は、前記シフトレジスタの前記メ
モリ装置アクセス開始情報を入力する桁位置を選択・短
絡する短絡回路をメモリ装置毎に対応してそなえたこと
を特徴とする特許請求の範囲第１項記載のメモリ装置制
御力式。 ３ 上記桁位置設定部は、任意の１種の速度のメモリ装
置については、当該メモリ装置の速度以外の速度ではな
いことを検出する検出回路をそなえ、前記シフトレジス
タの当該メモリ装置の速度に対応する桁位置には前記検
出回路の出力を入力するよう構成せしめ、当該メモリ装
置に対応する短絡回路での選択・短絡を不要にしたこと
を特徴とする特許請求の範囲第１項または第２項記載の
メモリ装置制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52081582A JPS5821735B2 (ja) | 1977-07-08 | 1977-07-08 | メモリ装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52081582A JPS5821735B2 (ja) | 1977-07-08 | 1977-07-08 | メモリ装置制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5448446A JPS5448446A (en) | 1979-04-17 |
| JPS5821735B2 true JPS5821735B2 (ja) | 1983-05-02 |
Family
ID=13750302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52081582A Expired JPS5821735B2 (ja) | 1977-07-08 | 1977-07-08 | メモリ装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821735B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117439U (ja) * | 1988-01-27 | 1989-08-08 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140353A (ja) * | 1986-12-02 | 1988-06-11 | Nec Corp | 主記憶アクセス制御方式 |
| JPH04172066A (ja) * | 1990-11-06 | 1992-06-19 | Hitachi Ltd | ビデオカメラ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4917938A (ja) * | 1972-04-06 | 1974-02-16 | ||
| JPS5235946A (en) * | 1975-09-16 | 1977-03-18 | Hitachi Ltd | Memory control unit |
| JPS5247330A (en) * | 1975-10-13 | 1977-04-15 | Fujitsu Ltd | Storage control system |
-
1977
- 1977-07-08 JP JP52081582A patent/JPS5821735B2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4917938A (ja) * | 1972-04-06 | 1974-02-16 | ||
| JPS5235946A (en) * | 1975-09-16 | 1977-03-18 | Hitachi Ltd | Memory control unit |
| JPS5247330A (en) * | 1975-10-13 | 1977-04-15 | Fujitsu Ltd | Storage control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117439U (ja) * | 1988-01-27 | 1989-08-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5448446A (en) | 1979-04-17 |
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