JPS629455A - 周辺機器・デ−タ処理装置間デ−タ転送コントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置のメモ１Ｂユニツトと周辺機器
の間の情報転送に関する。更に特定すれば、マイクロプ
ロセッサペースの入／出力コントローラに関する。

〔従来の技術〕

マイクロプロセッサペースの装置、特にインテリジェン
ト周辺機器コントローラとして用いられる装置は、しば
しば時間的に厳しいデータ転送問題に直面する。倒えば
０周辺機器コントローラの７９ソフアからメモリ（ＲＡ
Ｍ　）内の順次ロケーションの配列へデータを転送する
ときの問題である。

従来の装置においては、データの転送はプログラム制御
方式（ｐｒｏｇｒａｍｍｅｄ　Ｉｌｏ　）ｔ　＊は直接
メモリアクセス方式（ＤＭＡ）で行われている。

プログラム制御方式では、マイクロプロセッサは周辺機
器が転送すべきデータを有するかどうかを割込みまたは
状態の読込みのいずれかで把握する。マイクロプロセッ
サは、データを読込みそれをＲＡＭのメモリロケーショ
ンにストアする。この方法は速度が比穀的遅いので９周
辺機器がブータラ受聴る速度がマイクロプロセッサがデ
ータを取シ出す速度よ）速いとオーバーラン（ｏｖｅｒ
−ｒｕｎ　）が生じる。逆のプロセス、すなわちメモリ
から周辺機器へのデータ転送も同ｌｌＫ行われる。マイ
クロプロセッサがデータを周辺機器へ十分速く転送でき
ないとアンダーラン（ｕｎｄｅｒ−ｒｕｎ　）が生じる
。

直接メモリアクセス（ＤＭＡ）方式では、マイクロプロ
セッサは周辺機器との間でデータブロックを転送するこ
とをＤＭ人コントロ゛−ラに指令するｉｆ後、ＤＭＡコ
ントローラがマイクロプロセッサの介在なしにデータの
転送を行う。同時にマイクロプロセッサは通常のプログ
ラムの実行を続けることができる。ＤＭＡ方式では高速
データ転送が達成される。

〔発明が解決しようとする問題点〕

本発明の目的は、ＤＭＡコントローラの費用をかけるこ
となしに、プログラム制御方式よシ高速のデータ転送を
達成することにある。

データブロックは、周辺機器とメモリの間で転送される
が、マイクロプロセッサはデータブロックが転送される
間、完全に転送に関与する。すなわちマイクロプロセッ
サはステップモードで動作する。マイクロプロセッサの
アＰレスラインは、影響されるべきメモリロケーション
を指定する。

〔問題点を解決するための手段〕

本発明により、データ処理装置において周辺機器とデー
タ処理装置の間のデータブロック転送を制御するデータ
転送コントローラが提供される。

データ転送コントローラは、パス、第１のメモリ、第２
のメモリ、プロセッサ手段、スイッチおよびロジック手
段からなる。

バスは、アドレスバス、第１のデータバスおよび第２の
データバスからなる。周辺機器は、動作上第２のデータ
バスに接続されている。

第１のメモリは、動作上アドレスバスと第２のデータバ
スに接続され、データをストアする。

第２のメモリは、動作上アドレスパスと第１のデータノ
々スに接続され、第２のメモリの所定エリアに複数のダ
ミー命令列をストアしている。第２のメモリの所定エリ
アは、対応するバッフ了エリアを第１のメモＩＪ　Ｉｃ
もつ。各ダミー命令列は周辺機器とデータ処理装置の間
のデータ転送の方向を決定する。

ＷＥｌ＋７）メモリと第２のメモリは、予め定義されｔ
全メモリ空間内のｆＪ／Ｌ１メモリエリアと第２メモリ
エリアに対応する。全メモリ空間内の各メモリロケーシ
ョンは、メモリ空間アドレスで一義的に定義される。

プロセッサ手段は、動作上アドレスパスと第１のデータ
バスに接続され１周辺機器からの制御信号に対答して上
述の第２のメモリの所定のエリアにある複数のダミー命
令列から選択したダミー命令列から１命令をフェッチす
る。その場合、命令のアドレスはアドレスバスに置かれ
、ｍｌのメモリにある対応するバッフ了エリアの対応す
るロケーションを指定する。

スイッチは、動作上第１のデータノ々スと第２のデータ
バスに接続され、イネーブル信号に応答して第１のデー
タバスを第２のデータバスから切離すことによりデータ
が第１のデータノ々スと第２のデータバスの間を移動す
ること′ｉｔ禁止する。

ロジック手段は、動作上第１のメモリ、第２のメモリ、
プロセッサ手段、スイッチおよび周辺機器に接続され、
プロセッサ手段がアドレスしたメモリエリアに応答して
第１のメモリ、第２のメモリ、スイッチおよび周辺機器
のうちの少くとも１つをイネーブルする少くとも１つの
制御信号を発生する。ダず一命令列の１つからプロセッ
サ手段によって命令をフェッチすることは、データを周
辺機器とデータ処理装置の間で転送させる〜〔実施例〕 第１図は１本発明を採用したデータ処理装置のブロック
図である。

パス２０は、アドレスバス２１およＣＦチー１１Ｚス２
２ｔ−含む。データバス２２は、データバスＡ２２とデ
ータバスＢ２２′に分かれている。

マイクロプロセッサ（μＰ）１０は、動作上データバス
Ａ２２に接続されている。

ＲＡＭ３０−１および周辺機器コントローラ４０は、動
作上データバスＢ２２′に接続されている。

ＩＧＯメモリ３０−２および几０Ｍ３０−３は、動作上
データバスＡ２２に接続されている。

本実施例では、周辺機器コントローラ４０はローカルエ
リアネットワーク（ＬＡＮ）制御回路として示される。

ＬＡＮ制御回路は、データ処理装置をＬＡＮケーブルイ
ンタフェース４０′全経由してＬＡＮケーブルにインタ
フェースするのに用いられる。周辺機器コントローラ４
０は、ＬＡＮ制御回路として示したが、当業者であれば
攬々の周辺機器および周辺機器コントローラに適用でき
ることが理解されよう。周辺機器コントローラという呼
称は、データバスとインタフェースする九めの入出力レ
ジス♂すなわちインタフェースレジスタを含む種々の周
辺機器コントローラを含むことを意図している。ここで
は、インタフェースレジスタは、周辺機器レジスタ４１
として示される。

ＩＧＯメモリ３０−２は、ＮＯＰ、ＲＴ８命令発生回路
であシ、本発明の実施例ではプログラマブルアレイロジ
ックとして実現され友が、当業者であれば、ＩＧＯ３０
−２はプログラマブルロジックアレイあるいはＲＯＭで
実現することができることは理解されよう。

ＮＯＰ命令は、実行され次とき有効な結果を生じないマ
イクロプロセッサ命令であれば何でもよく、もちろんマ
イクロプロセッサ命令セットのＮＯＰ命令であってもよ
い。本実施例では、ローｒ人イメディエー）　（ＬＤＡ
Ｉ）命令を用いた。

実施例では、マイクロプロセッサ１０として、６５０２
マイクロプロセツサを用いた。

双方向性バッファ２５は、データバス２２をデータバス
人２２とデータバスＢ２２′に分けるスイッチである。

第２図は、本実施例のメモリマツプを示す。デ−夕処理
装置のメモリ（すなわちメモリモジュール）３０は、４
個の１６にセグメントで全メモリ空間を形成している。

バス２０で１６本のアドレスラインＡ１５〜Ａｏが用い
られる。Ａｏは、アドレス線の最下桁ビットである。

第１の１６にメモリ（ｏｏｏｏ〜ＦＦＦ’Ｆ’番地）は
、１６Ｋ　　ＲＯＭである。この第１の１６にメモリに
対しては、アドレスラインのピットＡ、５．Ａ１４の論
理値は、ともに１である。

第２の１６にメモリ（ｓｏｏｏ〜Ｂｌ；’ＦＦ番地）は
、ＩＧＯメモリ空間である。ＩＧＯメモリ空間は、２個
の８にメモリエリアに分けられている。メモリ空間（８
０００〜９ＦＦＦｔ地）は、ＲＡＭからの読出しルーチ
ンを定義する。この場合Ａ１５は、論理値Ｏである。メ
モリ空間（ＡＯＯＯ〜ＢＦＦＩ’番地）は、ＲＡＭへの
書込みルーチンを定義する。この場合Ａ１３は、論理値
１である。

第２の１６にメモリに対しては、Ａ、５．Ａ、４の論理
値はそれぞれ１．０である。

第３の１６にメモリ（４０００〜７Ｆ’ＦＦ番地）は、
本実施例では、使用されていない。ｆｓ３の１６にメモ
リに対しては、Ａ１５−　Ａ１４の論理値は、それぞれ
０．１である。

第４の１６にメモリ（００００〜３ＦＦＦ番地）は、Ｒ
ＡＭメモリ空間を定義する。

第２の１６にメモリにある入出カル−チンは、周辺機器
レジスタ４１とＲＡＭメモリ３０−１の間でデータを移
動するときにアドレスされる。第２の１６にメモリの上
位８にメモリまたは下位８にメモリは、それぞれデータ
の移動方向を定義する。

００００〜ＦＦＦＦ番地は、全メモリ空間内のメモリ空
間のアドレスである。各メモリモジュール３０は、アド
レス可能なメモリロケーション１６Ｋをもつ。アドレス
の上位２ビツトすなわち人、５゜人、４は、選択された
メモリ動作に関連し友メモリモジュールをイネーブルす
るための制御ピットとして用いられる。

第３図は１本実施例の物理的メモリ３０のブロック図で
ある。

メモリ３０は、１６Ｋ　　Ｒ，０Ｍメモリモジュール３
Ｏ−３（００００〜３Ｆ’Ｆ’Ｆ番地）、１６ＫＩＧＯ
メモリモジユール３Ｏ−２（００００〜３ＦＰＦ番地）
および１６Ｋ　　ＲＡＭメモリモ・ジュール３Ｏ−１（
００００〜３ＦＦＦ番地）を含む。

アドレスライン２１．すなわちパス２０のＡ、５〜Ａｏ
は、機能的に１’ＬＯＭ３０−３．ＲＡＭ３０−１およ
びＩＧＯ３０−２の対応する１４端子に接続されている
。マイクロプロセッサ１０からの対応するアドレス可能
を与えるこれら１４本のアドレスラインは、１６にエリ
ア内のいずれのロケーションをアドレスするにも十分で
ある。人、５゜人、４は、１６に工１１７の１つを選択
するのに用いられる上位ビットである。

制御ロジック５０は、複数の１６にエリアのロケーショ
ンがメモリアクセスされることを避けるために、イネー
ブル信号を各１６にエリアのイネーブル端子に加える。

イネーブル信号は、また周辺機器レジスタ４１のイネー
ブル端子にも加えられる。制御ロジック５０は、アドレ
スラインＡ、５゜Ａｌ１　＊　Ａ１５に含まれるアドレ
ス情報をデコードすることにより適切なイネーブル信号
を発生する。

制御ロジック５０からのスイッチ制御信号は、双方向性
バッフ了（すなわちスイッチ）２５に刀Ｕ見られる。

データバス人２２のデータラインは、ＲＯＭおよびＩＧ
Ｏメモリモジュールの対応するデータ端子りに接続され
ている。データバスＢ２２′のデータラインは、周辺機
器レジスタ４１およびＲＡＭメモリモジュールのデータ
端子りに接続されている。

当業者ならば、周辺機器コントローラ４０に複数の周辺
機器レジスタ４１を用いる場合、周辺機器レジスタをア
ドレスするためにアドレスライン２１を周辺機器レジス
タの対応するアドレス端子（図示していない）に結合し
得ることは理解されよう。

周辺機器レジスタ４１は、マイクロプロセッサ１０への
割込要求（Ｉ　ＲＱ　）端子シよびレディ（ＲＤＹ）端
子に機能的に接続された制御ライン８　Ｔ　Ａ　ＲＴ　
ＩＬｌｏおよびＤＡ’ｒＡ　　ＲＥＡＤＹ　　をもつ。

周辺機器からのデータ転送を開始するためには、割込要
求信号がマイクロプロセッサ１０に割込みをかけ、割込
ルーチンを実行させる。この割込ルーチンは、入出力動
作を開始させ、制御する。周辺機器レジスタ４１がフル
になるたびに、データレディ信号がマイクロプロセッサ
１０に入力される。このデータレディ信号は、マイクロ
プロセッサ１０に１つの命令を実行させて、ポーズさせ
る。

すなわちステップモードで動作させる。

周辺機器へのデータ転送を開始するためには、入出力動
作はマイクロプロセッサｌ０ＩＣよって開始される。マ
イクロプロセッサ１０は、適切な割込ルーチンを実行さ
せる。入出力動作には、データレディ信号もまた用いら
れる。

第４図は、制御ロジック５０の制御信号を切換えるマル
チプレクサＭＵＸ５１のブロック図であり、第４人図、
第４Ｂ図からなる。

マイクロプロセッサ読出しストローブ信号は、入力端子
ＡＯ９０１＃　Ａ２ｍ　”２ｓ　８３ｍ　０５Ｉ　Ｃ４
およびＢ５に接続されている。マイクロプロセッサ書込
みストローブ信号は、入力端千人、に接続されている。

ＭＵＸ５１の出力０〜５は、メモリモジュール３０すな
わちＲＯＭ３０−３のＲＯＭ読出しストローブ端子、Ｒ
ＡＭ３０−１のＲＡＭ書込みストローブ端子、ＲＡＭ３
０−１のＲＡＭ読出しストローブ端子、ＩＧＯ３０−２
の読出しストローブ端子、周辺機器読出しストローブ端
子および周辺機器書込みストローブ端子にそれぞれ接続
されている。

アドレス信号Ａ１５１　Ａ１４シよびＡ、３は、第４Ｂ
図の表にし九がって入力端子Ａ、ＢおよびＣの間で選択
するのに用いられる。

マイクロプロセッサ１０がメモリモジュール３０にアク
セスしつつある通常の動作においては、マイクロプロセ
ッサ１０は、　Ａ１５　＃　Ａ１４の論理値がともに１
であるＲＯＭメモリ空間、または、ともに０であるＲＡ
Ｍメモリ空間をアドレスしている０人１．は、無関係の
項であり、Ｘと記されている。この場合には、ＭＵＸ５
１のＡ入力端子が選択される。マイクロプロセッサ読出
しストローブ信号は、出力端子０を経てＲＯＭ読出しス
トローブ端子、出力端子２を経て、ＩＩＡＭ読出しスト
ローブ端子に結合される。したがって、マイクロプロセ
ッサ１０による通常の続出しは、ＲＯＭ３０−３または
Ｉ’ＬＡＭ３０−１から行われる。

マイクロプロセッサ書込みストローブ信号は、出力端子
１を経てＲＡＭ書込みストローブ端子に結合される。し
たがって、マイクロプロセッサ１０による通常の書込み
は、ＲＡＭ３０−１へ行われる。

ＲＡＭと周辺機器の間の入出力動作にシいては、マイク
ロプロセッサ１０は、またコントローラとして機能する
。

周辺機器からメモリへの転送の場合には、転送すべきデ
ータが、周辺機器レジスタ４１にローｒされると、５Ｔ
ＡＲＴ　　Ｉ１０信号が周辺機器コントローラ４０で発
生され、マイクロプロセッサ１０に割込みが入力される
。次りで、マイクロプロセッサ１０は、周辺機器レジス
タ４１にローｒされたデータを直接にＲＡＭメモリに入
力させる。すなわちマイクロプロセッサ１０の内部レジ
スタに一旦読込み、そのデータをメモリ３０に出力する
ことをバイパスして入力させる。マイクロプロセッサ１
０は、ダミー命令、すなわち上述のＮＯＰ型の命令の実
行をする。この命令の実行によりデータをスト了すべき
ＲＡＭアドレスがアドレスライン２１に置かれる。マイ
クロプロセッサ１０によりアクセスされるアドレス信号
は、定義されたメモリマツプのｙａ２の１６にメモリの
上位８にである。Ａ１５　＃　Ａ１４およびＡ１５の論
理値は、それぞれ１，０．１である。この場合、ＭＵＸ
５１の入力端子Ｃが選択される。マイクロプロセッサか
らのダミー命令は、読出しストローブ信号を入力Ｃ１を
経てＲＡＭ書込みストローブ端子に結合させる。

マイクロプロセッサのダミー命令は、また読出しストロ
ーブ信号を入力端子Ｃ４を経て周辺機器読出しストロー
ブ端子に結合させる。この場合、周辺機器動作は、デー
タの読出しとなる。データは、データノ々スＢ２２′に
置かれ、アドレスライン２１で指定されたアドレスでＩ
’ＬＡＭＫ書込まれる。このアドレスは、ダミー命令の
アドレスである。、マイクロプロセッサｌＯは、ＮＯＰ
命令をフェッチし％　Ｎｏ　　０ＰＥＲＡＴＩＯＮを実
行する。データの移動をさせるのは、ＩＧＯアドレス空
間からの命令のフェッチである。

以上により、データは周辺機器レジスタ４１からＲＡＭ
へ直接に転送され、マイクロプロセッサ１０へのデータ
の転送は、パイ、ｐｌ？スされる。

マイクロプロセッサ１０は、ダミー命令、すなわちＩＧ
Ｏ３０−２からＮＯＰ命令をフェッチする動作を実行し
、データバス人はデータバスＢからスイッチ２５により
切離される。フェッチのアドレスは、書込みが行われる
ＲＡＭのアドレスでもある。

メモリから周辺機器レジスタ４１への転送の場合には、
マイクロプロセッサ１０は読出そうとするＲＡＭメモリ
のアドレスをアドレスライン２１に置かせる。ＮＯＰ命
令のフェッチは、１６ＫＩＧＯメモリエリアの下位８に
で行われる。この場合Ａ、５．　Ａ、４およびＡ１５の
論理値は、それぞれ０．１．Ｏである。このメモリエリ
アは、メモリから周辺機器へのデータ移動の几めのＮＯ
Ｐエリアとして定義されている。１６ＫＩＧＣメモリエ
リアの下位８Ｋにおいて、入力端子Ｂが選択される。こ
の場合、マイクロプロセッサのダミー命令は、マイクロ
プロセッサ読出しストローブ信号を入力端子Ｂ２を経て
、ＲＡＭ読出し端子に結合させ、また入力端子Ｂ５を経
て周辺機器書込端子に結合させる。それゆえ、データは
、ＲＡＭ３　Ｑ−１からデータバスＢ２２′に宜かれ、
周辺機器レジ２夕４１Ｋ書込まれる。

メモリモジュール３０に結合されたイネーブル信号は、
Ｉ’ＬＡＭ３０−１からのデータをデータバス８２２′
に置かせる。

前述の読出し動作の場合と同様に、この動作は、マイク
ロプロセッサがデータを内部レジスタに一旦読込ませ、
それを周辺機器コントローラ４１に出力することをバイ
パスする。

第５図は、制御ロジック５０の中のイネーブルロジック
５２のブロック図である。

イネーブルロジック５２は、メモリモジュール３０−１
．３０−２．３０−３および周辺機器レジスタ４１およ
びスイッチ２５の友゛めのイネーブル信号を発生する。

各イネーブル信号は、各モジュールのイネーブル端子Ｅ
に入力される。

マイクロプロセッサ１０がＲＯＭＡるｔｎはＲＡＭメモ
リモジュールにアクセスしつつある場合は。

＠１の１６にア）Ｉ　レス空間が用いられるか、第４の
１６にアドレス空間が用いられ、Ａｌ１　ｍ　Ａ１４の
論理値は、とも＆Ｃ１であるかともに論理値０である。

デコーダ５３は、アドレスラインＡ１５　ｍ　Ａ１４お
よびＡ１５に関連した信号をデコードする。

マイクロプロセッサ１０がＲＯＭにアクセスしつつある
場合は、第１の１６にアドレス空間が用いちれ、Ａ１５
１　Ａ１４の論理値はともに１であり、ＡＮＤゲート５
４がイネーブルされ、イネーブル信号をＲＯＭ３０−３
に与える。

マイクロプロセッサ１０がＲＡＭにアクセスしつつある
場合は、第４の１６にア「レス空間が用いられ、Ａｌ１
１　Ａ１４の論理値はともに０であり、ＡＮＤゲート５
５がイネーブルされ、イネーブル信号をＲＡＭ３０−１
に与える。

Ｉ１０動作がＲＡＭと周辺機器の間で実行されている場
合は、第２の１６にアドレス空間が用いられ、　Ａｌ１
　ｍ　Ａ１４の論理値は、それぞれ１．０である。

データが周辺機器レジスタからＲＡＭに入力されようと
する場合には、マイクロプロセッサによるメモリアクセ
スは、ＩＧＯメモリエリアの上位８Ｋ、スナわち第２の
１６にアドレスエリアの上位８Ｋに対して行われ、Ａ、
５の論理値は１である。

それゆえ、ＡＮＤゲート５６がイネーブルされ、イネー
ブル信号をＲＡＭ、周辺機器レジスタ４１およびＩＧＯ
メモリモジュール３０−２へ与える。

更に、イネーブル信号は、スイッチ２５へも与えられる
。イネーブル信号が°高”であると、スイッチ２５はデ
ータバスＡ２２ｔ・データバスＢ２２′力為ら切離す。

７’−夕がＲＡＭ３０−１から周辺機器レジスタ４１に
出力されようとする場合には、ＩＧＯメモリからフェッ
チされるアドレスは、γ２の１６にメモ１１工ＩＩアの
下位８Ｋからである、すなわち第２の１６にアｒレスエ
リアで、Ａ１５の論理値は０である。それゆえ、ＡＮＤ
ゲート５７はイネーブルされ、イネーブル信号をＴＬＡ
Ｍ３０−１．周辺機器レジスタ４１および工ＧＯメモリ
モジュール３０−２に与える。更にイネーブル信号はス
イッチ２５へも与えられる。

読出し／書込み制御信号は、マルチプレクサ５１に関連
して前述した通りに個々のモジュールに与えられる。

本実施例では、２５６デ一タ語からなるデータブロック
がＲＡＭ３０−１と周辺機器レジスタ４１の間で転送さ
れる。ＤＡＴＡ　　ＲＦｉＡＤＹ信号に応答して、マイ
クロプロセッサｌＯはＮＯＰ命令をフェッチし、ｌ命令
を実行する。それゆえ、ＲＡＭ読出しルーチンあるいは
ＲＡＭ書込ルーチンで２５６命令のフェッチが行われる
。ＲＡＭ読出し／書込みルーチンは、ダミー命令列であ
り。

ダば−ルーチンとも呼ばれる。２５６命令（すなわち２
５５ＮＯＰとＩＲＦｉＴＵＲＮ命令）を含むＩＧＯメモ
リ３０−２のメモリエリアは、ＲＡＭの対応するロケー
ションにバッファエリア？４つ。

すなわちＩＧＯメモｌ　３０−２のＲＡＭ書込みルーチ
ンを含むロケーションは、対応する人力パッ７アをＲＡ
Ｍ３０−１にもつ。同様にＲＡＭ読出しルーチンは、対
応する出力パッ７アを凡人Ｍ３０−１にもつ。

ｆａ６図は、マイクロプロセッサ１ｏの割込ルーチンに
よって行われる動作を示す。

入出力動作が開始されるとき、入出力転送がＲＡＭから
周辺機器へ、あるいは周辺機器からＲＡＭへのいずれか
により、入出力開始信号がマイクロプロセッサ内の割込
みルーチンエ“ＮＴＩを呼び出すか、あるいはマイクロ
プロセッサ１ｏにより割込みルーチンＩＮＴ２が開始さ
れる。割込みルーチンｌＮＴｌ、ＩＮＴ２け、マシン状
態を待避させ、サブルーチンヘジャンプし、サブルーチ
ンからりターンするとマシン状態を回復させ、脱出する
。

割込ルーチンｌＮＴｌからジャンプされるサブルーチン
は、ＲＡＭから周辺機器への転送の制御信号とイネーブ
ル信号を発生する。割込ルーチンＩＮＴ２からジャンプ
されるサブルーチンは、周辺機器からＲ’　Ａ　Ｍへの
転送の制御信号を発生する。

ＲＡＭから周辺機器への転送の丸めのサブルーチンは、
２５５　ＮＯＰ命令とサブルーチンからのリターン命令
の計２５６命令からなる。これらの命令は、ＩＯＣメモ
リ３０−２のロケーション００００〜ＱＱＦＰにストア
されている。これらのロケーションは、マイクロプロセ
ッサ１０がＮＯＰ命令のフェッチをする間アドレスされ
る。フェッチが実行されている間、そのアドレスはＲＡ
Ｍにも結合されたアドレスライン上に置かれる。このよ
うにして、ロケーション００００〜０ＯＦＦは、１’Ｌ
ＡＭ内に対応する出カフ９ソファをもつ。

周辺機器からＲＡＭへの転送のｔめのサブルーチンは、
同様第２５５ＮＯＰ命令とサブルーチンからのリターン
命令の計２５６命令力為らなる。これらの命令は、ＩＧ
（１メモリ３０−２のロケーション２０００〜２ＯＦＦ
にストアされている。このようにして、ロケーション２
０００〜２ＯＦＦは対応する人力パッファをＲＡＭ内に
もつ。

２５６０ケーシヨンは、２５６語に固定され友データブ
ロックのブロック転送のためである。

転送中のエラーを回避するために、種々の技法を組込む
ことができる。例えば、タイマーを設け、入出力転送が
完了しないときにはタイマーがタイムアウトし、割込ル
ーチンからエラールーチンへ脱出させる。エラールーチ
ンは、入出力をリセットし、再トライを行ったり、その
他のエラー処理を行わせる。このルーチンは、所定のバ
ッファエリアに対応して第２の１６にアドレス”１　閣
内ｔｖ　ロケーションにストアされている。

マイクロプロセッサと周辺機器レジスタの間の直接転送
についてはこれまで記述しなかったが。

この転送は、使用していない第３の１６′にアｒレス空
間内にエリアをとることによって行われる。

この場合、Ａ１５　ｍ　Ａ１４の論理値は、０．１であ
る。

マイクロプロセッサと周辺機器レジスタの間の転送をし
ようとするとき、マイクロプロセッサは第３の１６にア
ドレス空間をアげレスし、イネーブルロジック５２から
のイネーブル信号が適切なメモリモジュールに結合され
る。更にマルチプレクサ５１は、入力端子りが選択され
る。

当業者であれば、制御ロジック５０を若干修正してＩＧ
Ｏメモリ３０−２をＲＯＭエリアに含ませることができ
ることが理解されよう。

〔発明の効果〕

本発明の効果は、以下の通りである。

１、　極めて少ないマイクロプロセッサのステップでデ
ータブロックの転送を行い、転送時間が短縮される。

２　マイクロプロセッサの援けを借りてデータブロック
の転送を行うので、低費用で実現できる。

本発明の実施例で考慮され几ことについて記述したが、
本発明の必須の精神と範囲を逸脱することなく多くの変
更や修正が可能であることは明白である。

それゆえ、特許請求の範囲には、本発明の真の範囲に入
るこれらの変更や修正を含むことを意図するものである
。

【図面の簡単な説明】

第１図は、本発明を採用したデータ処理装置のブロック
図である。 ｔａ２図は、本実施例で定義したメモ１１マツプである
。 第３図は１本実施例のデータ処理装置内の物理的メモリ
のブロック図である。 第４図は、第４Ａ図シよびＩＥ４Ｂ図から構成され、制
御信号を切換えるマルチプレクサへの入出力接続を示す
。この切換えにより所定の動作を行わせるに適切な制御
信号を適切な回路に結合させる。 第５図は、イネーブルロジックのブロック図を示す。 ｗ、６図は、データブロック転送を行うとき、本実施例
のデータ処理装置のマイクロプロセッサが実行する割込
ルーチンのステップを示す。 １０・・・マイクロプロセッサ ２０°°°パス　　　　　　２１・・・アドレス空間２
２・°・データバス人　　２２’・・・データバスＢ２
５・・・双方向性バッファ（スイッチ）３０・・・メモ
リ　　　　　　３０−１・・・Ｒ，ＡＭ３０−２・・・
ＩＧ（’１メモリ（ＮＯＰ、ＴＬＴ８命令発生回路） ３０−３・・・ＲＯＭ ４０・・・周辺機器コントローラ ４σ・・・ＬＡＮケーブルインタフェース４１・・・周
辺機器レジスタ ５０・・・制＆ｌＯシック ５１・・・マルチプレクサ（ＭＵＸ） ５２・・・イネーブルロジック ５３・・・デコーダ

Claims (1)

【特許請求の範囲】
1. （１）データ処理装置において周辺機器・データ処理装
   置間のデータブロック転送を制御する機器であって、 バス、第１のメモリ手段、第２のメモリ手 段、プロセッサ手段、スイッチ手段およびロジック手段
   からなり、 （ａ）バスは、アドレスバス、第１のデータバスおよび
   第２のデータバスを含み、 上記周辺機器は、動作上上記第２のデー タバスに接続され、 （ｂ）第１のメモリ手段は、データをストアするために
   、動作上上記アドレスバスおよび 上記第２のデータバスに接続され、 （ｃ）第２のメモリ手段は、動作上上記アドレスバスと
   上記第１のデータバスに接続され、上記第２のメモリ手
   段の所定エリアに複数 のダミー命令列をストアし、上記第２のメ モリ手段の上記所定エリアは上記第１のメ モリ手段内に対応するバッファエリアを有 し、各ダミー命令列は周辺機器・データ処 理装置間のデータ転送の方向を決定し、 上記第１のメモリ手段と上記第２のメモ リ手段は、予め定義された全メモリ空間内 の第１のメモリエリアと第２のメモリエリ アに対応し、全メモリ空間内の各メモリロ ケーションはメモリ空間アドレスにより一 義的に決定され、 （ｄ）プロセッサ手段は、動作上上記アドレスバスおよ
   び上記第１のデータバスに接続さ れ、更に動作上上記周辺機器に接続され、 上記周辺機器からの制御信号に応答して、 上記ダミー命令列のうちの予め選択された ダミー命令列から命令をフェッチし、該命 令のアドレスがアドレスバスに置かれるこ とにより上記第１のメモリ手段内の対応す るバッファエリアの対応するロケーション を指定し、 （ｅ）スイッチ手段は、動作上上記第１のデータバスお
   よび上記第２のデータバスに接続 され、イネーブル信号に応答して上記第１ のデータバスを上記第２のデータバスから 切離すことにより、上記第１のデータバス と上記第２のデータバスの間のデータの移 動を禁止し、 （ｆ）ロジック手段は、動作上上記第１のメモリ手段、
   上記第２のメモリ手段、上記プロ セッサ手段、上記スイッチ手段および周辺 機器に接続され、上記プロセッサ手段によ りアドレスされるメモリエリアに対応して、上記第１の
   メモリ手段、上記第２のメモリ 手段、上記スイッチ手段および上記周辺機 器の１つ以上をイネーブルする１つ以上の 制御信号を発生し、上記プロセッサ手段に より上記ダミー命令列の１つから上記命令 をフェッチすることが、上記周辺機器と上 記データ処理装置の間のデータ転送を行わ せる、 ことを特徴とする周辺機器・データ処理装置間データ転
   送コントローラ。