JPH0250389A

JPH0250389A - 記憶制御装置

Info

Publication number: JPH0250389A
Application number: JP63199926A
Authority: JP
Inventors: Takashi Hirozawa; 廣澤　孝
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-08-12
Filing date: 1988-08-12
Publication date: 1990-02-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ダイナミック型ランダム・アクセス・メモリ
を制御し、記憶内容のリフレッシュやイニシャライズを
行なう記憶制御装置に関する。

（従来の技術）電子計算機において、その電源を投入し各種情報処理を
開始する場合、電子計算機内部の記憶装置や各種インタ
フェースでは、システムの初期設定が自動的に行なわれ
る。これは、各システムが正常に動作することを確認し
、その後の情報処理に障害が発生するのを防止するため
の処理である。例えば、記憶装置については、そのメモ
リの障害発生の点検を行ない、電源投入時でたらめなデ
ータが記憶されているため、この内容をゼロクリアする
イニシャライズが行なわれる。

第２図及び第３図を用いて、従来のイニシャライズの説
明をする。

第２図は、従来の記憶制御装置の第１の例のブロック図
である。

図中、記憶制御装置１は、破線で示された部分で、この
装置には、中央処理装置２及び記憶装置３が接続されて
いる。また、中央処理装置２には、制御記憶装置４が接
続されている。また、中央処理装置２は、記憶制御装置
１を介して記憶装置３の制御を行なうプロセッサである
。記憶装置３は、ダイナミック型ランダム・アクセス・
メモリから構成される回路である。制御記憶装置４は、
中央処理装置２が記憶制御装置１を制御する場合のプロ
グラムやデータを格納したリード・オンリ・メモリ等か
ら構成される回路である。

記憶制御装置ｌは、制御回路１０、リフレッシュカウン
タ１１、マルチプレクサ１２とから構成されている。

制御回路１０は、切換制御線１０ａを介してマルチプレ
クサ１２に接続され、さらに読み書き制御線１０ｂを介
して記憶装置３に接続されている。リフレッシュカウン
タ１１は、リフレッシュアドレス線１１ａを介してマル
チプレクサ１２に接続されている。マルチプレクサ１２
は、アドレス線１２ａを介して記憶装置３に接続されて
いる。中央処理装置２の制御線２ａは、制御回路１０及
びマルチプレクサ１２に接続されている。

以上の構成において、記憶装置３のイニシャライズを行
なう場合、中央処理装置２は、制御記憶装置４に格納さ
れたイニシャライズのためのプログラムやデータを読出
し、その実行を行なう。これにより、中央処理装置２は
、制御線２ａを介して制御回路１０にイニシャライズ命
令を出力する。制御回路１０は、切換制御線１０ａを介
してマルチプレクサ１２を制御し、制御線２ａを選択し
てアドレス線１２ａと接続状態に設定する。そして、制
御回路１０は、読み書き制御線１０ｂを介して、記憶装
置３を書き込み状態に設定すると同時に、イニシャライ
ズデータ（Ｏ１二進数）を出力する。中央処理装置２は
、マルチプレクサ１２に向けてイニシャライズを行なう
ための記憶装置３のアドレスを出力する。これにより、
記憶装置３には、順次、中央処理装置２から出力される
アドレスに基づいて、制御回路１０から人力するイニシ
ャライズデータが書込まれる。

ところで、このように、中央処理装置２を制御記憶装置
４に格納されたイニシャライズプログラムやデータに基
づいて動作させた場合、その処理速度は、プログラムの
実行速度により制限される。このため、大容量の記憶装
置３のイニシャライズを終了するのには、多大な時間が
かかつてしまうといった欠点が有った。

そこで、次のよう記憶制御装置１が提案されている。

第３図に、従来の記憶制御装置１の第２の例のブロック
図を示す。

第３図と第２図を比べると、記憶制御装置１にイニシャ
ライズカウンタ１３が新たに加えられた構成となってい
る。また、中央処理装置２に接続された制御記憶装置４
は、無くなっている。

第３図に示した記憶制御装置１は、イニシャライズカウ
ンタ１３がイニシャライズアドレス線１３ａを介して制
御回路１０及びマルチプレクサ１２に接続されている意
思外は、第２図に示した記憶制御装置ｌと同一の構成及
び接続になっている。

以上の構成において、記憶装置３のイニシャライズを行
なう場合、中央処理装置２は、制御回路１０にイニシャ
ライズ命令を出す。イニシャライズ命令を受けた制御回
路１ｏは、イニシャライズカウンタ１３を駆動すると同
時に、切換制御線１０ａ介してマルチプレクサ１２を制
御し、イニシャライズカウンタ１３のイニシャライズア
ドレス線１３ａと、アドレス線１２ａとを接続状態に設
定する。さらに制御回路１ｏは、読み書き制御線１０ｂ
を介して記憶装置３を書込み状態に設定する。これによ
り、イニシャライズカウンタ１３から記憶装置３に向け
て、所定のアドレスが出力される。記憶装置３では、イ
ニシャライズカウンタ１３の示すアドレスに従い、制御
回路１ｏからのイニシャライズデータが書き込まれる。

イニシャライズカウンタ１３が記憶装置３全体のアドレ
スをカウントすると、記憶装置３のイニシャライズが終
了する。

（発明が解決しようとする課題）第３図に示した記憶制御装置１場合、アドレス信号の出
力をハードウェアで行なうので、第２図に示したような
ソフトウェアで記憶装置３のイニシャライズを行なう場
合よりも、その処理速度は向上する。しかし、イニシャ
ライズカウンタ１３を設けたり、制御回路１０にイニシ
ャライズカウンタ１３を駆動する機能を追加する必要が
ある。

これにより記憶制御装置１のハードウェアの負担が増加
して規模が大きくなり、基板実装の面やコストの面で問
題が発生していた。

本発明は以上の点に着目してなされたもので、記憶装置
のイニシャライズを高速度に行なうことができ、かつ基
板実装の面やコストの面でも優れた記憶制御装置を提供
することを目的とするものである。

（課題を解決するための手段）本発明の記憶制御装置は、ダイナミック型ランダム・ア
クセス・メモリの制御を行なう記憶制御装置において、
前記ダイナミック型ランダム・アクセス・メモリのアド
レスを出力するアドレスカウンタと、前記ダイナミック
型ランダム・アクセス・メモリのイニシャライズデータ
を設定する制御部と、前記ダイナミック型ランダム・ア
クセス・メモリのリフレッシュを行なう場合、前記アド
レスカウンタに向けてリフレシュクロックを出力し、　
前記ダイナミック型ランダム・アクセス・メモリのイニ
シャライズを行なう場合、前記アドレスカウンタに向け
て前記リフレシュクロックよりも繰返し周期の短いイニ
シャライズクロックを出力するイニシャライズ制御部と
を備えたものである。

（作用）以上の装置は、ダイナミック型ランダム・アクセス・メ
モリの、リフレッシュを行なうためのリフレッシュクロ
ックと、イニシャライズを行なうためのイニシャライズ
クロックとを選択してアドレスカウンタに入力する。こ
れにより、１つのアドレスカウンタでダイナミック型ラ
ンダム・アクセス・メモリのアドレスをリフレッシュ時
及びイニシャライズ時に出力することができる。このた
め、大幅な回路変更を行なうことなく、リフレッシュと
高速度のイニシャライズを実現することができる。

（実施例）第１図に、本発明の記憶制御装置のブロック図を示す。

図において、破線で図示された記憶制御装置１には、中
央処理装置１及び記憶装置３が接続されている。

中央処理装置２は、記憶制御装置１を介して記憶装置３
の制御を行なうプロセッサである。記憶装置３は、ダイ
ナミック型ランダム・アクセス・メモリ（ＤＲＡＭ）か
ら構成される回路である。

記憶制御装置１は、制御回路１０、マルチプレクサ１２
、アドレスカウンタ１５、イニシャライズ制御部１６と
から構成されている。

制御回路１０は、切換制御線１０ａと読み書き制御線１
０ｂとを介して、それぞれマルチプレクサ１２と記憶装
置３に接続されている。アドレスカウンタ１５は、カウ
ントアドレス線１５ａとオーバフロー線１５ｂとを介し
て、それぞれマルチプレクサ１２とイニシャライズ制御
部１６に接続されている。イニシャライズ制御部１６は
、イニシャライズ制御線１６ａを介して、制御回路１０
及びアドレスカウンタ１５に接続されている。中央処理
装置２は、制御線２ａを介して、制御回路１０、マルチ
プレクサ１２及びイニシャライズ制御部１６に接続され
ている。マルチプレクサ１２は、アドレス線１２ａを介
して、記憶装置３に接続されている。

以上の構成において、記憶装置３のイニシャライズを行
なう場合、まず、中央処理装置２は、制御線２ａを介し
てイニシャライズ制御部１６にイニシャライズ命令を出
力する。イニシャライズ制御部１６は、イニシャライズ
制御線１６ａを介してアドレスカウンタ１５をリセット
し、制御回路１ｏにイニシャライズ実行を通知する。制
御回路１ｏでは、切換制御線１０ａを介してマルチプレ
クサ１２を制御し、カウントアドレス線１５ａを選択し
てアドレス線１２ａと接続状態に設定する、さらに、読
み書き制御線１０ｂを介して記憶装置３を書き込み状態
に制御する。

一方、リセットされたアドレスカウンタ１５は、イニシ
ャライズ制御部１６のイニシャライズ制御線１６ａ介し
て出力されるイニシャライズクロックに同期してカウン
トアツプし、記憶装置３の全てのアドレスを順次出力す
る。記憶装置３では、アドレスカウンタ１５によりカウ
ントされたアドレスに基づき、制御回路１０からのイニ
シャライズデータを順次書き込む。

アドレスカウンタ１５は、記憶装置３の全アドレスのカ
ウントアツプを終了した場合、オーバフロー線１５ｂを
介して、カウントアツプ終了をイニシャライズ制御部１
６に通知する。イニシャライズ制御部１６は、イニシャ
ライズ制御線１６ａを介して、制御回路１０にイニシャ
ライズ実行終了を通知する。制御部１０は、読み書き制
御線１０ａを介して記憶装置３の書き込み状態を解除し
、切換線１０ｂを介してマルチプレクサ１２を制御し、
制御線２ａを選択してアドレス線１２ａと接続状態に設
定する。

以上の流れにより、記憶装置３のイニシャライズが終了
する。

さて、次にリフレッシュ動作について説明する。

リフレッシュの場合、イニシャライズ制御部１６からリ
フレッシュパルスがイニシャライズ制御線１６ａを介し
て制御回路１０及びアドレスカウンタ１５に出力される
。制御回路１０では、切換制御線１０ａを介してマルチ
プレクサ１２を制御し、カウントアドレス線１５ａを選
択してアドレス線１２ａと接続状態に設定する。さらに
、読み書き制御線１０ｂを介して記憶装置３をリフレッ
シュ状態に制御する。これにより記憶装置３では、その
記憶内容のリフレッシュが行なわれる。

制御回路１０は、所定のリフレッシュが終了すると、マ
ルチプレクサ１２を制御し、制御線２ａを選択してアド
レス線１２ａに接続し、イニシャライズ制御部１６から
再びイニシャライズクロックが入力するのを待つ。以上
の動作の繰返しにより、記憶装置３のリフレッシュが行
なわれる。

第４図に、第１図に示した記憶制御装置１の詳細な回路
図を示す。

図において、制御回路１０は、アンドゲート２０と、ド
ライバ２１とを有したプロセッサから構成されている。

イニシャライズ制御部１６は、フリップフロップ３０と
、アンドゲート３１．３２とから構成されている。中央
処理装置２の制御線２ａが制御回路１０とイニシャライ
ズ制御部１６のフリップフロップ３０のＪ端子に接続さ
れている。さらにこの制御線２ａは、アドレスカウンタ
１５のリセット端子Ｒ３Ｔとマルチプレクサ１２に接続
されている。フリップフロップ３０のＱ端子には、アン
ドゲート２０の反転入力端子、アンドゲート３１の一方
の入力端子及びアンドゲート３２の反転入力端子に接続
されている。アンドゲート３１の他方の入力端子にはイ
ニシャライズクロック（周期３６０ｎｓ）が入力される
。

また、アンドゲート３２の非反転入力端子には、リフレ
ッシュクロック（周期１６μｓ）が入力される。アンド
ゲート３１，３２の出力端子は、アドレスカウンタ１５
に接続されている。アドレスカウンタ１５のオーバフロ
一端子ＯＶＦは、オーバーフロー線１５ｂを介してフリ
ップフロップ３０のに端子に接続されている。制御回路
１０のアンドゲート２ｏの非反転入力端子にはイニシャ
ライズデータ（０）が入力する。アンドゲート２０の出
力は、ドライバ２１及び読み書き制御線１０ｂを介して
記憶装置３に接続されている。制御回路１ｏからの切換
制御線１０ａは、マルチプレクサ１２に接続されている
。

以上の構成の記憶制御装置１において、アンドゲート２
０，３１．３２にはそれぞれ、予めイニシャライズデー
タ、イニシャライズクロック、リフレッシュクロックが
入力されている。この状態で、制御線２ａからイニシャ
ライズ命令（イニシャライズパルス）が入力すると、フ
リップフロップ３ｏの出力端子Ｑがハイレベルになる。

また、アドレスカウンタ１５のリセット端子Ｒ３Ｔにイ
ニシャライズパルスが入力しアドレスカウンタ１５の値
がリセット状態、即ち記憶装置３の最初の部分のアドレ
スを示す。そして制御回路１０は、マルチプレクサ１２
を制御しカウントアドレス線１５ａとアドレス線１２ａ
とを接続状態に制御する。そして制御回路１ｏのアンド
ゲート２ｏと、イニシャライズ制御部１６のアンドゲー
ト３１が開く。これにより記憶装置３は書込み状態に設
定されると同時に、イニシャライズデータが供給される
。一方、アドレスカウンタ１５には、アンドゲート３１
を介してイニシャライズクロックが供給される。アドレ
スカウンタ１５は、このイニシャライズクロックに同期
して、記憶装置３のアドレスをカウントアツプする。こ
のアドレスに基づいて、順次制御回路１０から供給され
るイニシャライズデータが書込まれる。アドレスカウン
タ１５が所定のカウントを終了すると、ＯＶＦ端子から
オーバフローパルスが出力される。このオーバフローパ
ルスは、イニシャライズ制御部１６のフリップフロップ
３ｏのに端子に入力される。これによりフリップフロッ
プ３０のＱ端子はロウレベルになる。そして、制御回路
１０のアンドゲート２０１イニシヤライズ制御部１６の
アンドゲート３１が閉じ、アンドゲート３２が開く。ア
ンドゲート３２が開くと、アドレスカウンタ１５にリフ
レッシュクロックが供給される。また、制御回路１ｏは
、マルチプレクサ１２を制御して、制御線２ａとアドレ
ス線１２ａとを接続状態に設定する。

（発明の効果）以上の構成の本発明の記憶制御装置は、１つのアドレス
カウンタに、イニシャライズクロックとリフレッシュク
ロックとを選択的に供給する。このため、イニシャライ
ズカウンタとリフレッシュカウンタを１つのアドレスカ
ウンタで実現することができる。このため、カウンタを
２つ設けなくとも同等の処理速度を実現することができ
る。また、クロックの選択は、比較的簡単な回路構成で
実現できるため、カウンタを１つにしたのと合せて、大
幅に実装部品を減らすことができ、そのコストを押える
ことができる。

【図面の簡単な説明】

第１図は本発明の記憶制御装置のブロック図、第２図は
従来の記憶制御装置の第１のブロック図、第３図は従来
の記憶制御装置の第２のブロック図、第４図は本発明の
記憶制御装置の詳細な回路図である。１・・・記憶制御装置、１０・・・制御回路、１２・・
・マルチプレクサ、１５・・・アドレスカウンタ、１６・・・イニシャライズ制御部。特許出願人　沖電気工業株式会社本発明の記＋ｆｉ１装置のブロック図第１図

Claims

【特許請求の範囲】ダイナミック型ランダム・アクセス・メモリの制御を行
なう記憶制御装置において、前記ダイナミック型ランダム・アクセス・メモリのアド
レスを出力するアドレスカウンタと、前記ダイナミック
型ランダム・アクセス・メモリのイニシャライズデータ
を設定する制御部と、前記ダイナミック型ランダム・ア
クセス・メモリのリフレッシュを行なう場合、前記アド
レスカウンタに向けてリフレシュクロックを出力し、前
記ダイナミック型ランダム・アクセス・メモリのイニシ
ャライズを行なう場合、前記アドレスカウンタに向けて
前記リフレシュクロックよりも繰返し周期の短いイニシ
ャライズクロックを出力するイニシャライズ制御部とを
備えたことを特徴とする記憶制御装置。