JPH07120172B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JPH07120172B2 JPH07120172B2 JP63223418A JP22341888A JPH07120172B2 JP H07120172 B2 JPH07120172 B2 JP H07120172B2 JP 63223418 A JP63223418 A JP 63223418A JP 22341888 A JP22341888 A JP 22341888A JP H07120172 B2 JPH07120172 B2 JP H07120172B2
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- sequence
- input
- instruction
- command
- circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子機器の動作制御をシーケンス命令に従っ
て行うプログラマブルコントローラに関する。
て行うプログラマブルコントローラに関する。
従来からプログラマブルコントローラは、ローダと呼ば
れるプログラミング装置から入力されたシーケンス命令
をプログラマブルコントローラ内のユーザ用プログラム
メモリに記憶しておき、やはりプログラミング装置から
入力されるシーケンス実行命令に応じてユーサ用プログ
ラムメモリ内に記憶されたシーケンス命令を読み出し実
行している。
れるプログラミング装置から入力されたシーケンス命令
をプログラマブルコントローラ内のユーザ用プログラム
メモリに記憶しておき、やはりプログラミング装置から
入力されるシーケンス実行命令に応じてユーサ用プログ
ラムメモリ内に記憶されたシーケンス命令を読み出し実
行している。
最近ではこのシーケンス命令の入力はシーケンス回路の
図形に対応させて行うことが可能となったので、オペレ
ータの入力操作が容易となり、入力操作時間が短縮化さ
れてきている。
図形に対応させて行うことが可能となったので、オペレ
ータの入力操作が容易となり、入力操作時間が短縮化さ
れてきている。
しかしながらプログラマブルコントローラのシーケンス
命令の実行処理時間の短縮化にはなお改良の余地があっ
た。
命令の実行処理時間の短縮化にはなお改良の余地があっ
た。
この点について詳しく説明する。
第８図はプログラマブルコントローラに入力するシーケ
ンス回路の回路構成を示し、ラダー図の形態で示してい
る。
ンス回路の回路構成を示し、ラダー図の形態で示してい
る。
このシーケンス回路は次のようなシーケンス演算処理を
示している。すなわち、プログラマブルコントローラ内
のデータメモリのリレー接点“WBO"の値およびリレー接
点“BDO"の値を加算する。次に、その加算結果を“d12
3"で示す数値で除算し、その除算結果をデータメモリの
リレー接点“WB10"に格納する。また上記加算結果に数
値“d123"を乗算し、乗算結果をデータメモリのリレー
接点“BD1"に格納する。
示している。すなわち、プログラマブルコントローラ内
のデータメモリのリレー接点“WBO"の値およびリレー接
点“BDO"の値を加算する。次に、その加算結果を“d12
3"で示す数値で除算し、その除算結果をデータメモリの
リレー接点“WB10"に格納する。また上記加算結果に数
値“d123"を乗算し、乗算結果をデータメモリのリレー
接点“BD1"に格納する。
オペレータは、このようなシーケンス回路をローダの文
字キーや図形キーを用いて入力し、さらに入力した図形
をローダ上の表示器に表示させて、入力するシーケンス
命令を確認する。
字キーや図形キーを用いて入力し、さらに入力した図形
をローダ上の表示器に表示させて、入力するシーケンス
命令を確認する。
一方、プログラマブルコントローラではこのように図形
形態で入力されたシーケンス回路を分析し、高級言語や
簡易言語のシーケンス命令に変換してプログラマブルコ
ントローラ内部のユーザ用プログラムメモリに記憶す
る。
形態で入力されたシーケンス回路を分析し、高級言語や
簡易言語のシーケンス命令に変換してプログラマブルコ
ントローラ内部のユーザ用プログラムメモリに記憶す
る。
第９図は上記ユーザ用プログラムメモリのメモリマップ
を示し、第８図に示すシーケンス回路をシーケンス命令
に変換して記憶した例を示す。
を示し、第８図に示すシーケンス回路をシーケンス命令
に変換して記憶した例を示す。
第９図において“IN"はデータの読み出し命令を表わ
す。この“IN"命令と対応して入出力先のアドレス“WB
O,BDO"およびこのアドレスデータの表示器の表示位置
“0"（行目）“1"（行目）が各領域に格納されている。
す。この“IN"命令と対応して入出力先のアドレス“WB
O,BDO"およびこのアドレスデータの表示器の表示位置
“0"（行目）“1"（行目）が各領域に格納されている。
なお、“＋”命令は加算命令，“CON"命令はシーケンス
命令の接続命令，“÷”命令は除算命令“×”命令は乗
算命令、“OUT命令”はデータの書き込み命令を意味す
る。また“E"はシーケンス演算の区切りを示すエンドコ
ードである。
命令の接続命令，“÷”命令は除算命令“×”命令は乗
算命令、“OUT命令”はデータの書き込み命令を意味す
る。また“E"はシーケンス演算の区切りを示すエンドコ
ードである。
次にこのようなシーケンス命令が図形形態で入力された
ときおよびシーケンス命令を実行するときのプログラマ
ブルコントローラの中央演算処理装置（CPU）の動作を
第10図および第11のフローチャートを参照しながら説明
する。
ときおよびシーケンス命令を実行するときのプログラマ
ブルコントローラの中央演算処理装置（CPU）の動作を
第10図および第11のフローチャートを参照しながら説明
する。
オペレータがローダから文字キーおよび図形キーを用い
てシーケンス命令を入力すると、このシーケンス命令の
入力がある毎に第10図に示す入力割り込み処理を実行す
る。すなわち、CPUは入力された文字コードもしくは図
形コードおよびその入力位置を解析し、シーケンス命令
を表わすコードに変換する。
てシーケンス命令を入力すると、このシーケンス命令の
入力がある毎に第10図に示す入力割り込み処理を実行す
る。すなわち、CPUは入力された文字コードもしくは図
形コードおよびその入力位置を解析し、シーケンス命令
を表わすコードに変換する。
続いて第９図に示す演算命令格納領域、表示位置格納領
域、区切コード格納領域、演算データ格納領域および入
出力先アドレス格納領域にそれぞれ関連するデータを格
納する。（ステップS10〜S30）。
域、区切コード格納領域、演算データ格納領域および入
出力先アドレス格納領域にそれぞれ関連するデータを格
納する。（ステップS10〜S30）。
また、CPUはこの入力に応じてローダの表示器に入力命
令を図形表示させる。（ステップS40）。このようにシ
ーケンス命令がユーザ用プログラムメモリに記憶された
後、オペレータがローダからこのシーケンス命令の実行
を指示すると、CPUはシーケンス命令の入力を検出し、
第11図にプログラムの実行処理手順に移行する（ステッ
プS10→S20→S50）。
令を図形表示させる。（ステップS40）。このようにシ
ーケンス命令がユーザ用プログラムメモリに記憶された
後、オペレータがローダからこのシーケンス命令の実行
を指示すると、CPUはシーケンス命令の入力を検出し、
第11図にプログラムの実行処理手順に移行する（ステッ
プS10→S20→S50）。
このプログラム実行処理において、CPUはユーザプログ
ラムメモリ内の１つのシーケンス命令を読み出し、続い
てCPUを作動させるためのマシン語（機械語）にシーケ
ンス命令を変換した後、このシーケンス命令を実行す
る。例えば第８図に示すシーケンス回路では、“IN",
“＋",“CON",“÷",“×”“OUT"の６回のシーケンス
命令実行のために、命令の読み出し→マシン語変換→演
算処理を繰り返し６回行うことになる。
ラムメモリ内の１つのシーケンス命令を読み出し、続い
てCPUを作動させるためのマシン語（機械語）にシーケ
ンス命令を変換した後、このシーケンス命令を実行す
る。例えば第８図に示すシーケンス回路では、“IN",
“＋",“CON",“÷",“×”“OUT"の６回のシーケンス
命令実行のために、命令の読み出し→マシン語変換→演
算処理を繰り返し６回行うことになる。
ところが、CPUは、例えば命令の読み出しプログラムか
らマシン語変換プログラムへ移行するためには実行プロ
グラムの移行処理を行なわなければならない。
らマシン語変換プログラムへ移行するためには実行プロ
グラムの移行処理を行なわなければならない。
上述の例では１つのシーケンス命令に対して３つのプロ
グラムの実行処理および２つのプログラム移行処理を行
う。したがって、６個のシーケンス命令にでは12個のプ
ログラム移行処理を行なわなければならない。
グラムの実行処理および２つのプログラム移行処理を行
う。したがって、６個のシーケンス命令にでは12個のプ
ログラム移行処理を行なわなければならない。
もし、１つのシーケンス回路単位のシーケンス命令を一
括処理することが可能であれば、シーケンス命令の一括
読み出し→シーケンス命令の一括マシン語変換→マシン
語の一括実行と２回のプログラム移行処理で済むことが
予想できる。
括処理することが可能であれば、シーケンス命令の一括
読み出し→シーケンス命令の一括マシン語変換→マシン
語の一括実行と２回のプログラム移行処理で済むことが
予想できる。
しかしながら、オペレータが入力する１つのシーケンス
回路中のシーケンス命令は、不特定多数であるので、従
来のプログラマブルコントローラにおけるCPUは、連続
的に入力されるシーケンス命令の中からシーケンス回路
の始めのシーケンス命令および終りのシーケンス命令を
自動的に検出することができなかった。その結果、シー
ケンス演算命令毎に上述の読み出し処理、マシン語変換
処理およびマシン語実行処理を行なわなければならない
ので、CPUのプログラム移行処理が増え、シーケンスプ
ログラムの実行処理時間が長くなるという問題点が生じ
ていた。
回路中のシーケンス命令は、不特定多数であるので、従
来のプログラマブルコントローラにおけるCPUは、連続
的に入力されるシーケンス命令の中からシーケンス回路
の始めのシーケンス命令および終りのシーケンス命令を
自動的に検出することができなかった。その結果、シー
ケンス演算命令毎に上述の読み出し処理、マシン語変換
処理およびマシン語実行処理を行なわなければならない
ので、CPUのプログラム移行処理が増え、シーケンスプ
ログラムの実行処理時間が長くなるという問題点が生じ
ていた。
そこで、本発明の目的は、このような問題点を解決し、
連続入力されるシーケンス命令のシーケンス回路の終り
を自動的に検出し、１シーケンス回路のシーケンス命令
を一括実行することによりシーケンス命令の処理時間を
短縮化することができるプログラマブルコントローラを
提供することにある。
連続入力されるシーケンス命令のシーケンス回路の終り
を自動的に検出し、１シーケンス回路のシーケンス命令
を一括実行することによりシーケンス命令の処理時間を
短縮化することができるプログラマブルコントローラを
提供することにある。
このような目的を達成するために、本発明の第１形態は
シーケンス命令を入力する入力手段と、入力手段から入
力されたシーケンス命令が、１つのシーケンス回路の中
の最後尾に位置する特定のシーケンス命令であることを
検出する検出手段と、入力手段から順次に入力されたシ
ーケンス命令を記憶すると共に、検出手段により１つの
シーケンス回路の最後尾に位置する特定のシーケンス命
令が検出されときには、シーケンス命令に区切りコード
を付加して記憶する記憶手段と、記憶手段に記憶され、
区切りコードではさまれた１以上のシーケンス命令をシ
ーケンス演算の実行指示に応じて、一括して読み出し実
行する演算処理手段とを具えたことを特徴とする。
シーケンス命令を入力する入力手段と、入力手段から入
力されたシーケンス命令が、１つのシーケンス回路の中
の最後尾に位置する特定のシーケンス命令であることを
検出する検出手段と、入力手段から順次に入力されたシ
ーケンス命令を記憶すると共に、検出手段により１つの
シーケンス回路の最後尾に位置する特定のシーケンス命
令が検出されときには、シーケンス命令に区切りコード
を付加して記憶する記憶手段と、記憶手段に記憶され、
区切りコードではさまれた１以上のシーケンス命令をシ
ーケンス演算の実行指示に応じて、一括して読み出し実
行する演算処理手段とを具えたことを特徴とする。
本発明の第２形態はシーケンス命令を入力する入力手段
と、入力手段から順次に入力されたシーケンス命令を記
憶する記憶手段と、記憶手段の、シーケンス回路の中の
最後尾に位置する特定のシーケンス命令を検出して、シ
ーケンス回路単位でシーケンス命令を記憶手段から読み
出す読み出し手段と、読み出し手段から読み出されたシ
ーケンス命令を一括して実行する演算処理手段とを具え
たことを特徴とする。
と、入力手段から順次に入力されたシーケンス命令を記
憶する記憶手段と、記憶手段の、シーケンス回路の中の
最後尾に位置する特定のシーケンス命令を検出して、シ
ーケンス回路単位でシーケンス命令を記憶手段から読み
出す読み出し手段と、読み出し手段から読み出されたシ
ーケンス命令を一括して実行する演算処理手段とを具え
たことを特徴とする。
本発明は、シーケンス回路の最後尾のシーケンス命令は
シーケンス演算結果の出力命令、例えば、メモリへの書
き込み、表示器への表示、プリンタへの出力などの命令
となることに着目し、本発明の第１形態ではこれらの特
定のシーケンス命令を検出手段により検出することによ
り連続入力されるシーケンス命令の区切りを検出し、記
憶手段とこの区切りと示すコートを付加して記憶してお
く。この結果、１シーケンス回路単位でシーケンス命令
を一括実行することが可能となり、シーケンス命令の実
行に伴って行う各種の演算プログラムの移行処理が大幅
に減少するので、シーケンス命令の処理時間も大幅に短
縮化される。
シーケンス演算結果の出力命令、例えば、メモリへの書
き込み、表示器への表示、プリンタへの出力などの命令
となることに着目し、本発明の第１形態ではこれらの特
定のシーケンス命令を検出手段により検出することによ
り連続入力されるシーケンス命令の区切りを検出し、記
憶手段とこの区切りと示すコートを付加して記憶してお
く。この結果、１シーケンス回路単位でシーケンス命令
を一括実行することが可能となり、シーケンス命令の実
行に伴って行う各種の演算プログラムの移行処理が大幅
に減少するので、シーケンス命令の処理時間も大幅に短
縮化される。
本発明の第２形態では、記憶手段に記憶されたシーケン
ス命令を読み出す際に読み出し手段により出力命令を検
出し、シーケンス回路の区切りを検出するようにしたの
でシーケンス命令をシーケンス回路毎に一括実行するこ
とが可能となる。
ス命令を読み出す際に読み出し手段により出力命令を検
出し、シーケンス回路の区切りを検出するようにしたの
でシーケンス命令をシーケンス回路毎に一括実行するこ
とが可能となる。
以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は本発明実施例の基本的な回路構成を示す。
第１図において、100はシーケンス命令を入力する入力
手段である。
手段である。
200は該入力手段から入力された前記シーケンス命令
が、１つのシーケンス回路の中の最後尾に位置する特定
のシーケンス命令であることを検出する検出手段であ
る。
が、１つのシーケンス回路の中の最後尾に位置する特定
のシーケンス命令であることを検出する検出手段であ
る。
300は前記入力手段から順次に入力された前記シーケン
ス命令を記憶すると共に、前記検出手段により１つのシ
ーケンス回路の最後尾に位置する特定のシーケンス命令
が検出されときには、当該シーケンス命令に区切りコー
ドを付加して記憶する記憶手段である。
ス命令を記憶すると共に、前記検出手段により１つのシ
ーケンス回路の最後尾に位置する特定のシーケンス命令
が検出されときには、当該シーケンス命令に区切りコー
ドを付加して記憶する記憶手段である。
400は該記憶手段に記憶され、前記区切りコードではさ
まれた１以上のシーケンス命令をシーケンス演算の実行
指示に応じて、一括して読み出し実行する演算処理手段
である。
まれた１以上のシーケンス命令をシーケンス演算の実行
指示に応じて、一括して読み出し実行する演算処理手段
である。
第２図は本発明実施例の具体的な回路構成を示す。
第２図において、一点鎖線で囲まれたブロック10はプロ
グラマブルコントローラを示す。
グラマブルコントローラを示す。
プログラマブルコントローラ10において、１はユーザか
ら入力されたシーケンス命令を実行して外部機器30の動
作制御を行う中央演算処理装置（CPU）である。
ら入力されたシーケンス命令を実行して外部機器30の動
作制御を行う中央演算処理装置（CPU）である。
２は、ローダ20から入力されたシーケンス命令を格納す
るユーザプログラム用のランダムアクセスメモリ（RA
M）である。
るユーザプログラム用のランダムアクセスメモリ（RA
M）である。
３はユーザプログラム用RAM2に格納されたシーケンス命
令をマシン語に翻訳するプログラムや、プログラマブル
コントローラ10内の構成各部を動作制御するための周知
のシステムプログラム，第４図および第５図に示す本発
明に関わる制御プログラムを予め記憶するシステム用の
リードオンリメモリ（ROM）である。
令をマシン語に翻訳するプログラムや、プログラマブル
コントローラ10内の構成各部を動作制御するための周知
のシステムプログラム，第４図および第５図に示す本発
明に関わる制御プログラムを予め記憶するシステム用の
リードオンリメモリ（ROM）である。
４は、外部機器30とローダ20との間で授受するデータを
一時記憶するデータ用RAMである。５はローダ20や外部
機器30との間で授受するデータを入出力するインターフ
ェース（I/O）である。
一時記憶するデータ用RAMである。５はローダ20や外部
機器30との間で授受するデータを入出力するインターフ
ェース（I/O）である。
20はローダと呼ばれるプログラム入力装置であり、シー
ケンス命令を入力するためのキーボードおよび入力した
情報を表示する表示器を有している。また、キーボード
には本発明に関わり、シーケンス命令のシーケンス回路
単位の一括入力を指示する一括処理指示キー20−１が設
けられている。ここで、入力手段がローダ20に相当し、
検出手段、演算処理手段がCPU1に相当し、記憶手段がユ
ーザ用プログラムRAM2に相当する。
ケンス命令を入力するためのキーボードおよび入力した
情報を表示する表示器を有している。また、キーボード
には本発明に関わり、シーケンス命令のシーケンス回路
単位の一括入力を指示する一括処理指示キー20−１が設
けられている。ここで、入力手段がローダ20に相当し、
検出手段、演算処理手段がCPU1に相当し、記憶手段がユ
ーザ用プログラムRAM2に相当する。
第３図は第２図に示すユーザプログラム用RAM2のメモリ
マップを示す。
マップを示す。
本図に示すメモリマップは第９図に示す従来のメモリマ
ップとメモリ領域の構成は同一である。けれども、本発
明実施例では、シーケンス回路の最後尾を示す“OUT"命
令のみにエンドコードが付加記憶されるのに対し、第９
図に示す従来例では各シーケンス命令に対してエンコー
ドが付加記憶されている。
ップとメモリ領域の構成は同一である。けれども、本発
明実施例では、シーケンス回路の最後尾を示す“OUT"命
令のみにエンドコードが付加記憶されるのに対し、第９
図に示す従来例では各シーケンス命令に対してエンコー
ドが付加記憶されている。
第４図および第５図は第１図に示すCPU2が実行するシー
ケンス命令の一括処理のための制御手順を示す。
ケンス命令の一括処理のための制御手順を示す。
第４図および第５図を参照しながら本発明実施例の動作
を説明する。
を説明する。
なお、入力するシーケンス命令は従来技術の説明に用い
た第８図に示すシーケンス命令を用いる。
た第８図に示すシーケンス命令を用いる。
第４図において、オペレータがローダ20からシーケンス
命令を入力するとCPU1は入力された情報がシーケンス命
令であることを確認して、ユーザ用プログラムRAM2へシ
ーケンス命令を書き込む（ステップS100→S110→S120→
S130）。
命令を入力するとCPU1は入力された情報がシーケンス命
令であることを確認して、ユーザ用プログラムRAM2へシ
ーケンス命令を書き込む（ステップS100→S110→S120→
S130）。
続いてCPU1は入力されたシーケンス命令をシーケンス回
路の図形の形態でローダ20の表示器に表示する（ステッ
プS140）。１つのシーケンス回路の最後に位置する“OU
T"命令がローダ20から入力されると、CPU1は第３図に示
すように“OUT"命令と共にエンドコード（Ｅ）をユーザ
用のプログラムRAM2に書き込む（ステップS120→S125→
S130）。
路の図形の形態でローダ20の表示器に表示する（ステッ
プS140）。１つのシーケンス回路の最後に位置する“OU
T"命令がローダ20から入力されると、CPU1は第３図に示
すように“OUT"命令と共にエンドコード（Ｅ）をユーザ
用のプログラムRAM2に書き込む（ステップS120→S125→
S130）。
シーケンス命令の入力が終了し、オペレータがシーケン
スプログラムの実行をローダ20から指示すると、CPU1は
この指示に応じ（ステップ100→S110→S150）、第５図
に示すシーケンス命令の実行処理に移行する。
スプログラムの実行をローダ20から指示すると、CPU1は
この指示に応じ（ステップ100→S110→S150）、第５図
に示すシーケンス命令の実行処理に移行する。
第５図において、CPU1はエンドコードではさまれる１以
上のシーケンス命令を読み出し、マシン語に変換した
後、そのマシン語形態のシーケンス命令を一括実行する
（ステップS151→S152→S153）。
上のシーケンス命令を読み出し、マシン語に変換した
後、そのマシン語形態のシーケンス命令を一括実行する
（ステップS151→S152→S153）。
本実施例では１シーケンス回路単位でシーケンス命令を
実行するために、CPU1が行うプログラムの移行処理は、
演算命令の読み出し処理プログラムからマシン語変換プ
ログラムへの移行処理およびマシン語変換プログラムか
ら演算処理プログラムへの２回のみである。従来技術で
説明したように従来例では６個のシーケンス命令で構成
するシーケンス回路を実行する場合12（６×２）回の移
行処理が必要であったから、このプログラムの移行処理
が減じた分だけCPU1の処理時間が短縮化される。
実行するために、CPU1が行うプログラムの移行処理は、
演算命令の読み出し処理プログラムからマシン語変換プ
ログラムへの移行処理およびマシン語変換プログラムか
ら演算処理プログラムへの２回のみである。従来技術で
説明したように従来例では６個のシーケンス命令で構成
するシーケンス回路を実行する場合12（６×２）回の移
行処理が必要であったから、このプログラムの移行処理
が減じた分だけCPU1の処理時間が短縮化される。
加えて、従来例ではシーケンス演算命令の入力毎にユー
ザ用プログラムメモリへシーケンス演算命令を書き込む
際に、各シーケンス命令に区切りコード（エンドコー
ド）の書き込みを行っていたが、本実施例では１シーケ
ンス回路単位毎に区切りコードの書き込みを行えばいい
ので、区切りコードの書き込み処理も減少し、CPU1の処
理時間の短縮化に寄与する。
ザ用プログラムメモリへシーケンス演算命令を書き込む
際に、各シーケンス命令に区切りコード（エンドコー
ド）の書き込みを行っていたが、本実施例では１シーケ
ンス回路単位毎に区切りコードの書き込みを行えばいい
ので、区切りコードの書き込み処理も減少し、CPU1の処
理時間の短縮化に寄与する。
また、本実施例では図形形態でシーケンス命令を入力す
る例を示したが、ベーシックやフォートランと呼ばれる
高級言語や各メーカで作成した簡易言語でシーケンス命
令を入力するプログラマブルコントローラにも本発明を
適用可能であることは言うまでもない。
る例を示したが、ベーシックやフォートランと呼ばれる
高級言語や各メーカで作成した簡易言語でシーケンス命
令を入力するプログラマブルコントローラにも本発明を
適用可能であることは言うまでもない。
第６図は本発明第２実施例の基本構成を示す。
第６図において、500はシーケンス命令を入力する入力
手段である。
手段である。
600は該入力手段から順次に入力された前記シーケンス
命令を記憶する記憶手段である。
命令を記憶する記憶手段である。
700は該記憶手段の、シーケンス回路の中の最後尾に位
置する特定のシーケンス命令を検出して、シーケンス回
路単位で前記シーケンス命令を前記記憶手段から読み出
す読み出し手段である。
置する特定のシーケンス命令を検出して、シーケンス回
路単位で前記シーケンス命令を前記記憶手段から読み出
す読み出し手段である。
800は該読み出し手段から読み出された前記シーケンス
命令を一括して実行する演算処理手段である。
命令を一括して実行する演算処理手段である。
第２実施例の具体的構成は第２図に示す第１実施例とほ
ぼ同様とすることができるが、第２図示のCPU1が第７図
に示す制御手順を第５図に示す制御手順に代わり実行す
る点が異なる。
ぼ同様とすることができるが、第２図示のCPU1が第７図
に示す制御手順を第５図に示す制御手順に代わり実行す
る点が異なる。
第７図は本発明第２実施例におけるシーケンスプログラ
ムの実行手順を示す。すなわち、本実施例においてはCP
U1が入力手段としてのローダ30から入力されたシーケン
ス命令を順次に記憶手段としてのユーザ用プログラムRA
M2に格納する。このときエンドコードは付加記憶しな
い。次に読み出し手段としてのCPU1がシーケンス命令の
実行のためにユーザ用プログラムRAM2からシーケンス命
令を読み出す（ステップS200）際に、読み出した命令が
出力命令であることを検出すると、CPU1はシーケンス命
令の一括読み出しを終了し、マシン語への変換処理およ
びマシン語形態のシーケンス命令を実行する（ステップ
S203→S204）。
ムの実行手順を示す。すなわち、本実施例においてはCP
U1が入力手段としてのローダ30から入力されたシーケン
ス命令を順次に記憶手段としてのユーザ用プログラムRA
M2に格納する。このときエンドコードは付加記憶しな
い。次に読み出し手段としてのCPU1がシーケンス命令の
実行のためにユーザ用プログラムRAM2からシーケンス命
令を読み出す（ステップS200）際に、読み出した命令が
出力命令であることを検出すると、CPU1はシーケンス命
令の一括読み出しを終了し、マシン語への変換処理およ
びマシン語形態のシーケンス命令を実行する（ステップ
S203→S204）。
本実施例は、出力命令自体により実行すべきシーケンス
命令の区切を検出するので、ユーザプログラムRAM2内に
エンドコードを格納する必要はなく、メモリ容量を節減
できるというメリットがある。
命令の区切を検出するので、ユーザプログラムRAM2内に
エンドコードを格納する必要はなく、メモリ容量を節減
できるというメリットがある。
以上、説明したように、本発明の第１形態によれば、本
発明は、シーケンス回路の最後尾のシーケンス命令がシ
ーケンス演算結果の出力命令、例えば、メモリへの書き
込み、表示器への表示、プリンタへの出力などの命令と
なることに着目し、本発明の第１形態ではこれらの特定
のシーケンス命令を検出手段により検出することにより
連続入力されるシーケンス命令の区切りを検出し、記憶
手段とこの区切りと示すコートを付加して記憶してお
く。この結果、１シーケンス回路単位でシーケンス命令
を一括実行することが可能となり、シーケンス命令の実
行に伴って行う各種の演算プログラムの移行処理が大幅
に減少するので、シーケンス命令の処理時間も大幅に短
縮化される。
発明は、シーケンス回路の最後尾のシーケンス命令がシ
ーケンス演算結果の出力命令、例えば、メモリへの書き
込み、表示器への表示、プリンタへの出力などの命令と
なることに着目し、本発明の第１形態ではこれらの特定
のシーケンス命令を検出手段により検出することにより
連続入力されるシーケンス命令の区切りを検出し、記憶
手段とこの区切りと示すコートを付加して記憶してお
く。この結果、１シーケンス回路単位でシーケンス命令
を一括実行することが可能となり、シーケンス命令の実
行に伴って行う各種の演算プログラムの移行処理が大幅
に減少するので、シーケンス命令の処理時間も大幅に短
縮化される。
本発明の第２形態では、記憶手段に記憶されたシーケン
ス命令を読み出す際に読み出し手段により出力命令シー
ケンス回路の区切りを検出するようにしたのでシーケン
ス命令をシーケンス回路毎に一括実行することが可能と
いう効果が得られる。
ス命令を読み出す際に読み出し手段により出力命令シー
ケンス回路の区切りを検出するようにしたのでシーケン
ス命令をシーケンス回路毎に一括実行することが可能と
いう効果が得られる。
第１図は本発明実施例の基本的な回路構成を示すブロッ
ク図、 第２図は本発明実施例の具体的な回路構成を示す回路
図、 第３図は本発明実施例のユーザ用プログラムRAM2のメモ
リ構成を示すメモリマップ、 第４図および第５図は第２図に示すCPU1が実行する制御
手順を示すフローチャート、 第６図は本発明第２実施例の基本構成を示すブロック
図、 第７図は第２図示のCPU1が実行する制御手順を示すフロ
ーチャート、 第８図は従来例のラダー図形態で示すシーケンス回路の
構成を示す回路図、 第９図は従来例のユーザ用プログラムメモリのメモリ構
成を示すメモリマップ。 第10図および第11図は従来例のCPUが実行する制御手段
を示すフローチャートである。 １……CPU、２……ユーザ用プログラムRAM、３……シス
テムROM、４……データRAM、５……I/O、10……プログ
ラマブルコントローラ、20……ローダ、30……外部機
器。
ク図、 第２図は本発明実施例の具体的な回路構成を示す回路
図、 第３図は本発明実施例のユーザ用プログラムRAM2のメモ
リ構成を示すメモリマップ、 第４図および第５図は第２図に示すCPU1が実行する制御
手順を示すフローチャート、 第６図は本発明第２実施例の基本構成を示すブロック
図、 第７図は第２図示のCPU1が実行する制御手順を示すフロ
ーチャート、 第８図は従来例のラダー図形態で示すシーケンス回路の
構成を示す回路図、 第９図は従来例のユーザ用プログラムメモリのメモリ構
成を示すメモリマップ。 第10図および第11図は従来例のCPUが実行する制御手段
を示すフローチャートである。 １……CPU、２……ユーザ用プログラムRAM、３……シス
テムROM、４……データRAM、５……I/O、10……プログ
ラマブルコントローラ、20……ローダ、30……外部機
器。
Claims (2)
- 【請求項１】シーケンス命令を入力する入力手段と、 該入力手段から入力された前記シーケンス命令が、１つ
のシーケンス回路の中の最後尾に位置する特定のシーケ
ンス命令であることを検出する検出手段と、 前記入力手段から順次に入力された前記シーケンス命令
を記憶すると共に、前記検出手段により１つのシーケン
ス回路の最後尾に位置する特定のシーケンス命令が検出
されたときには、当該シーケンス命令に区切りコードを
付加して記憶する記憶手段と、 該記憶手段に記憶され、前記区切りコードではさまれた
１以上のシーケンス命令をシーケンス演算の実行指示に
応じて、一括して読み出し実行する演算処理手段と を具えたことを特徴とするプログラマブルコントロー
ラ。 - 【請求項２】シーケンス命令を入力する入力手段と、 該入力手段から順次に入力された前記シーケンス命令を
記憶する記憶手段と、 該記憶手段の、シーケンス回路の中の最後尾に位置する
特定のシーケンス命令を検出して、シーケンス回路単位
で前記シーケンス命令を前記記憶手段から読み出す読み
出し手段と、 該読み出し手段から読み出された前記シーケンス命令を
一括して実行する演算処理手段と を具えたことを特徴とするプログラマブルコントロー
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223418A JPH07120172B2 (ja) | 1988-09-08 | 1988-09-08 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63223418A JPH07120172B2 (ja) | 1988-09-08 | 1988-09-08 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0272408A JPH0272408A (ja) | 1990-03-12 |
| JPH07120172B2 true JPH07120172B2 (ja) | 1995-12-20 |
Family
ID=16797833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63223418A Expired - Lifetime JPH07120172B2 (ja) | 1988-09-08 | 1988-09-08 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120172B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2526710B2 (ja) * | 1990-05-09 | 1996-08-21 | 三菱電機株式会社 | プログラマブルコントロ―ラのプログラミング方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5769413A (en) * | 1980-10-16 | 1982-04-28 | Omron Tateisi Electronics Co | Programmable logic controller |
| JPS59117606A (ja) * | 1982-12-25 | 1984-07-07 | Koyo Denshi Kogyo Kk | プログラマブルコントロ−ラ |
| JP2526894B2 (ja) * | 1987-03-30 | 1996-08-21 | オムロン株式会社 | プログラマブル・コントロ−ラの演算装置 |
-
1988
- 1988-09-08 JP JP63223418A patent/JPH07120172B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0272408A (ja) | 1990-03-12 |
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