JPS5991553A - 実アドレス分岐ヒストリテ−ブルを有する命令先取り装置 - Google Patents
実アドレス分岐ヒストリテ−ブルを有する命令先取り装置Info
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- JPS5991553A JPS5991553A JP20155882A JP20155882A JPS5991553A JP S5991553 A JPS5991553 A JP S5991553A JP 20155882 A JP20155882 A JP 20155882A JP 20155882 A JP20155882 A JP 20155882A JP S5991553 A JPS5991553 A JP S5991553A
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明はデータ処理システムの命令シーケンスのステッ
プに含まれる分岐条件判定ステップ実行処理に先立って
判定結果を予測しつつ次の命令の先取りを行なう実アド
レス分岐ヒストリテーブルを有する命令先取り装置に関
する。
プに含まれる分岐条件判定ステップ実行処理に先立って
判定結果を予測しつつ次の命令の先取りを行なう実アド
レス分岐ヒストリテーブルを有する命令先取り装置に関
する。
従来技術
少なくとも１個の分岐命令を含む命令群か記憶装置に命
令シーケンスの形で格納されているデータ処理システム
においては、このような命令シーケンスの実行は、次の
ように行なわれる。
令シーケンスの形で格納されているデータ処理システム
においては、このような命令シーケンスの実行は、次の
ように行なわれる。
ます、前記記憶装置の分岐茫アドレスに分岐命令が格納
される。次に、この分岐命令に引き続いて実行される命
令が先取りされる。このあと、分岐命令が実行され、こ
の実行結果により次に実行される命令が明らかになる。
される。次に、この分岐命令に引き続いて実行される命
令が先取りされる。このあと、分岐命令が実行され、こ
の実行結果により次に実行される命令が明らかになる。
このようなシステムは米国特許４．２０Ｑ９２７号に提
案されている。しかし、このシステムでは、分岐命令先
取り制御において実行結果の判別時まで命令先取り制御
を停止させると、処理の迅速化が妨げられる。
案されている。しかし、このシステムでは、分岐命令先
取り制御において実行結果の判別時まで命令先取り制御
を停止させると、処理の迅速化が妨げられる。
この欠点の除去のため、分岐命令の実行結果を予め予測
しこの予測に従って命令先取りを行なう方式が提案され
ている。この予測が正しく行なわれたときには、データ
処理システムは処理時間の少ない遅れで稼働する。例え
は、そのような従来の予測方式としては次の３つの方式
かある。第１の予測方式では、全ての分岐命令の分岐先
方向か成功側または不成功側のいずれが一方のみに予測
されている。
しこの予測に従って命令先取りを行なう方式が提案され
ている。この予測が正しく行なわれたときには、データ
処理システムは処理時間の少ない遅れで稼働する。例え
は、そのような従来の予測方式としては次の３つの方式
かある。第１の予測方式では、全ての分岐命令の分岐先
方向か成功側または不成功側のいずれが一方のみに予測
されている。
他の１つの予測方式では、過去の事実に基づいて分岐先
方向を予測する。すなわち、同じ分岐命令の過去の実行
結果において分岐先がすでに明らかにされているという
事実を用いてこの結果に基づいて予測を行なうことによ
り予測的中率を高めている。このような予測方式の代表
例が特開昭５７−７６６３８号公報に示されている。
方向を予測する。すなわち、同じ分岐命令の過去の実行
結果において分岐先がすでに明らかにされているという
事実を用いてこの結果に基づいて予測を行なうことによ
り予測的中率を高めている。このような予測方式の代表
例が特開昭５７−７６６３８号公報に示されている。
さらにもう１つの予測方式では、分岐命令に対応して分
岐の方向を予測する分岐指示フラグを多数用意し、分岐
命令の発生に応答してこれら分岐指示フラグを参照する
ことにより分岐先を予測している。この例の詳細は特開
昭５３−７４８５７号公報を参照できる。しかし、上述
の３つのいずれの予測方式においても分岐命令の読出し
、解読か必要不可欠であり、予測連中にもかかわらずこ
れらの抗出しおよび解読動作分だけ処理が遅れるという
欠点がある。
岐の方向を予測する分岐指示フラグを多数用意し、分岐
命令の発生に応答してこれら分岐指示フラグを参照する
ことにより分岐先を予測している。この例の詳細は特開
昭５３−７４８５７号公報を参照できる。しかし、上述
の３つのいずれの予測方式においても分岐命令の読出し
、解読か必要不可欠であり、予測連中にもかかわらずこ
れらの抗出しおよび解読動作分だけ処理が遅れるという
欠点がある。
この欠点を除去する予測方式か特開昭５７−５９２５３
号公報に示されている。この方式では、主記憶装置の命
令部の写しである命令キャッジ−メモリのブロックに対
比、シて該ブロック中に含まれる分岐命令の分岐先アド
レスを、該ブロックの次にフェッチされるべきブロック
のアドレスとして記憶手段に保持している。命令先取り
動作において、命令キャッシュメモリへのアクセスと同
時に前記記憶手段をアクセスして前記分岐先アドレスを
読出し、読み出された分岐先アドレスにより先取りすべ
き命令のアドレスを決定している点において、この方式
は上述の従来の３つの予測方式と異なり処理の迅速化に
有効である。しかし、この方式では、命令キヤノンュメ
モリのブロック対応で予測するため、該ブロックに分岐
命令が複数個存在するときには、そのそれぞれの分岐命
令に対応して予測を行ガうことかできない。この結果、
精度の粗い予測的中率しか得られないという欠点かある
。
号公報に示されている。この方式では、主記憶装置の命
令部の写しである命令キャッジ−メモリのブロックに対
比、シて該ブロック中に含まれる分岐命令の分岐先アド
レスを、該ブロックの次にフェッチされるべきブロック
のアドレスとして記憶手段に保持している。命令先取り
動作において、命令キャッシュメモリへのアクセスと同
時に前記記憶手段をアクセスして前記分岐先アドレスを
読出し、読み出された分岐先アドレスにより先取りすべ
き命令のアドレスを決定している点において、この方式
は上述の従来の３つの予測方式と異なり処理の迅速化に
有効である。しかし、この方式では、命令キヤノンュメ
モリのブロック対応で予測するため、該ブロックに分岐
命令が複数個存在するときには、そのそれぞれの分岐命
令に対応して予測を行ガうことかできない。この結果、
精度の粗い予測的中率しか得られないという欠点かある
。
発明の目的
本発明の目的は上述の欠点を除去するようにした芙アド
レス分岐ヒストリテーブルを有する命令先取り装置を提
供することにある。
レス分岐ヒストリテーブルを有する命令先取り装置を提
供することにある。
発明の構成
本発明の装置は、分岐命令の失アドレスを指定する情報
と該分岐命令に対応する分岐先実アドレスを含む分岐情
報とを対にして複数対記憶する分岐ヒストリテーブル手
段と、命令先取り動作の際に先取りされるべき分岐命令
の実アドレスを指定する情報が前記分岐ヒストリテーブ
ルに登録されているか否かを調べ、該分岐命令の登録の
判明に応答して対応する分岐情報を前記分岐ヒストリテ
ーブル手段から読み出す手段と、該分岐情報に従い分岐
命令の解読を行なうことなく、命令先取り動作を実施す
るように制御する命令先取り制御手段とを備えている。
と該分岐命令に対応する分岐先実アドレスを含む分岐情
報とを対にして複数対記憶する分岐ヒストリテーブル手
段と、命令先取り動作の際に先取りされるべき分岐命令
の実アドレスを指定する情報が前記分岐ヒストリテーブ
ルに登録されているか否かを調べ、該分岐命令の登録の
判明に応答して対応する分岐情報を前記分岐ヒストリテ
ーブル手段から読み出す手段と、該分岐情報に従い分岐
命令の解読を行なうことなく、命令先取り動作を実施す
るように制御する命令先取り制御手段とを備えている。
発明の原理と作用
本発明の特徴は、分岐命令の実行における分岐方向に加
えて分岐先アドレスがその同じ分岐命令の過去の結果の
把握により、比較的高い的中率で予測可能であるという
事実に基づいて装置か動作することにある。
えて分岐先アドレスがその同じ分岐命令の過去の結果の
把握により、比較的高い的中率で予測可能であるという
事実に基づいて装置か動作することにある。
発明の実施例
次に本発明の一実施例を図面を参照して詳細に説明する
。第１図を参照すると、本発明の一実施例は、命令アド
レス生成回路４０１、命令アドレス変換回路４０２、命
令解読回路４０３、オペランドアドレス生成回路４０４
、オペランドアドレス変換回路４０５、オペランド記憶
回路を有するオペランド読出し回路４０６、命令実行回
路４０７、命令記憶回路４０８、命令バッファ４０９、
分岐ヒストリテープ）ｖ （ＢＨＴ ）４１０．命令ア
ドレスレジスタ４１１、命令アドレス加算回路４１２、
分岐情報バッファ４１３、命令整列回路４１４、分岐情
報切換回路４１５、分岐情報レジスタ４１６．４１７．
４１８、および４１９、予測確認回路４２０、アドレス
生成回路４２１、選択回路４２２、レジスタ４２３、命
令先取り制御回路４２４およびフリップフロップ４２５
から構成されている。
。第１図を参照すると、本発明の一実施例は、命令アド
レス生成回路４０１、命令アドレス変換回路４０２、命
令解読回路４０３、オペランドアドレス生成回路４０４
、オペランドアドレス変換回路４０５、オペランド記憶
回路を有するオペランド読出し回路４０６、命令実行回
路４０７、命令記憶回路４０８、命令バッファ４０９、
分岐ヒストリテープ）ｖ （ＢＨＴ ）４１０．命令ア
ドレスレジスタ４１１、命令アドレス加算回路４１２、
分岐情報バッファ４１３、命令整列回路４１４、分岐情
報切換回路４１５、分岐情報レジスタ４１６．４１７．
４１８、および４１９、予測確認回路４２０、アドレス
生成回路４２１、選択回路４２２、レジスタ４２３、命
令先取り制御回路４２４およびフリップフロップ４２５
から構成されている。
命令記憶回路４０８およびオペランド読出童路４０６内
のオペランド記憶回路はともに主記憶装置の命令部の一
部の写しである命令キャッジ−メモリ、前記オペランド
記憶回路が主記憶装置のオペランド部の一部の写しであ
るオペランドキャッシュメモリとして構成されうる。
のオペランド記憶回路はともに主記憶装置の命令部の一
部の写しである命令キャッジ−メモリ、前記オペランド
記憶回路が主記憶装置のオペランド部の一部の写しであ
るオペランドキャッシュメモリとして構成されうる。
本発明は、前述の命令の処理単位に対応した装置構成を
必すしも有する必要はなく、例えば、命令アドレス生成
回路４０１とオペランドアドレス生成回路４０４、匍令
アドレス変換回路４０２とオペランドアドレス変換回路
４０５、命令記憶回路４０８とオペランド読出し回路４
０６内の記憶回路が共用されたコンピュータシステムに
おいても適用され得る。前記分岐ヒストリテーブル（Ｂ
Ｉ−ＪＴ ）４１０ は分岐命令のアドレスを指定する
情報と該分岐命令の実行の予測としての分岐成否フラグ
と分岐先アドレスを第３図に示すように対にして記憶し
ている。前記命令記憶回路４０８に対する前記命令アド
レスレジスタ（ＩＡＲ）４１１は、命令読出しのリクエ
ストアドレスを保持して読出し動作を実行する。。
必すしも有する必要はなく、例えば、命令アドレス生成
回路４０１とオペランドアドレス生成回路４０４、匍令
アドレス変換回路４０２とオペランドアドレス変換回路
４０５、命令記憶回路４０８とオペランド読出し回路４
０６内の記憶回路が共用されたコンピュータシステムに
おいても適用され得る。前記分岐ヒストリテーブル（Ｂ
Ｉ−ＪＴ ）４１０ は分岐命令のアドレスを指定する
情報と該分岐命令の実行の予測としての分岐成否フラグ
と分岐先アドレスを第３図に示すように対にして記憶し
ている。前記命令記憶回路４０８に対する前記命令アド
レスレジスタ（ＩＡＲ）４１１は、命令読出しのリクエ
ストアドレスを保持して読出し動作を実行する。。
さらに前記命令アドレスレジスタ４１１（ＩＡＲ）は、
分岐ヒストリチーフル４１０（ＢＨＴ） および命令
アドレス加算回路４１２に信号線１０１を介して接続さ
れている。前記レジスタ４１１の内容は該いるか否かを
示す信号を信号ｍ１０６に出力する。
分岐ヒストリチーフル４１０（ＢＨＴ） および命令
アドレス加算回路４１２に信号線１０１を介して接続さ
れている。前記レジスタ４１１の内容は該いるか否かを
示す信号を信号ｍ１０６に出力する。
登録されていれば、対応する分岐先アドレスが信号線１
０５に読出される。登録されていなけれは、前記命令ア
ドレス加算回路４１２により、後続の命令語の命令先取
りのためのアドレスが生成される。
０５に読出される。登録されていなけれは、前記命令ア
ドレス加算回路４１２により、後続の命令語の命令先取
りのためのアドレスが生成される。
前記命令アドレス加算回路４１２は、１回のリクエスト
で読出される命令語を８Ｂｙｔｅと仮定したとき、単に
“ＩＡＲ十ｇ“を出力１０７に生成する回路である。前
記命令バッファ４０９は、命令記憶回路４０８から読出
された８Ｂｙｔｅの先取り命令語を蓄は、命令バッファ
４０９か空のとき、信号線１０２を介して、命令記憶回
路４０８から読出される８Ｂｙ ｔ ｅの命令語に応答
して前記命令バッファ４０９か空で信号線１０３を介し
て、前記命令バッファに貯えられる８Ｂｙｔｅの命令語
に応答して命令を抽出して、信号線１０４を介して命令
解読回路４０３に命令を供給する回路である。前記分岐
情報バッファ４１３は、ｉ’＋１］記砧令バッファ４０
９に格納される命令語に対応して用意されており、その
命令語中に分岐成功と予測された分岐命令が存在すれは
、第７図に示す該分岐命令の分岐情報を格納する回路で
あり、た分岐情報としての分岐先アドレスおよび−Ｖビ
ットは、分岐ヒストリテーブル４１０ （ＢＨ’Ｊ”
）から信号線１０５を介してそれぞれセントされる。前
記分岐情報切替回路４１５は、命令バッファ４０９力―
それ出力する。前記レジスタ４１６．４１７．および４
１８はそれぞれ分岐命令の命令解重１１、命令アドレス
生成、アドレス変換の各処理クテージに対応し、その分
岐情報を保持する。前記分岐情報レジスタ４１９は、そ
の分岐先アドレス部を該分岐命令の実行によって生成さ
れる実際の分岐元アドレスにｔＭキ換工て保持するレジ
スタでめる。削ｄ己予測確認回路４２０は、分岐命令の
実行によって生成される笑際の分岐命令の生成結果と、
前記分岐’Ｉ＊報レジスタ４１８に保持される該分岐命
令の予測′１に報との一致をとる回路である。前記アド
レス生成回路４２１は、前記分岐情報レジスタ４１９に
保持される分岐命令のアドレスと該分岐命令１牙の命令
語長とを加算前記選択回路４２２は、分岐命令の成否信
号線１１１の状態に応答して該信号線の状態が分岐ＧＯ
を示すとき線１１５を介して与えられる前記分岐情報レ
ジスタ４１９に保持される分岐先アドレス部の出力を選
択し、前記緋の状態か分岐Ｎ０ＧＯを示すとき、線１１
６を介して与えられる前記アドレス生成回路４２１の出
力を選択し、信号線１１３を介して該選択回路４２２の
出力をレジスタ４２３に供給する。前記し／メタ４２３
は、分岐命令の予測か失敗したとぎ、分岐ヒストリテー
ブル４１０（１：ＩＨＴ）を更新するだめのものであり
、さしに、信号線１１７を介して、命令アドレスレジス
タ４１１（ＩＡＰｕ）に命令先取りのための耕たなアド
レスをｇｌ−胎づ−る。前記命令先取り制御回路４２４
は、嫁１０６を介して分岐ヒストリテーブル４１０（Ｅ
ＨＴ）から与えられる分岐予測信号および予測確認回路
から＃１１２を介して与えられる予測成否信号に基づい
て命令アドレスレジスタ４１１（ＩＡＲ）の入力を制御
する回路である。
で読出される命令語を８Ｂｙｔｅと仮定したとき、単に
“ＩＡＲ十ｇ“を出力１０７に生成する回路である。前
記命令バッファ４０９は、命令記憶回路４０８から読出
された８Ｂｙｔｅの先取り命令語を蓄は、命令バッファ
４０９か空のとき、信号線１０２を介して、命令記憶回
路４０８から読出される８Ｂｙ ｔ ｅの命令語に応答
して前記命令バッファ４０９か空で信号線１０３を介し
て、前記命令バッファに貯えられる８Ｂｙｔｅの命令語
に応答して命令を抽出して、信号線１０４を介して命令
解読回路４０３に命令を供給する回路である。前記分岐
情報バッファ４１３は、ｉ’＋１］記砧令バッファ４０
９に格納される命令語に対応して用意されており、その
命令語中に分岐成功と予測された分岐命令が存在すれは
、第７図に示す該分岐命令の分岐情報を格納する回路で
あり、た分岐情報としての分岐先アドレスおよび−Ｖビ
ットは、分岐ヒストリテーブル４１０ （ＢＨ’Ｊ”
）から信号線１０５を介してそれぞれセントされる。前
記分岐情報切替回路４１５は、命令バッファ４０９力―
それ出力する。前記レジスタ４１６．４１７．および４
１８はそれぞれ分岐命令の命令解重１１、命令アドレス
生成、アドレス変換の各処理クテージに対応し、その分
岐情報を保持する。前記分岐情報レジスタ４１９は、そ
の分岐先アドレス部を該分岐命令の実行によって生成さ
れる実際の分岐元アドレスにｔＭキ換工て保持するレジ
スタでめる。削ｄ己予測確認回路４２０は、分岐命令の
実行によって生成される笑際の分岐命令の生成結果と、
前記分岐’Ｉ＊報レジスタ４１８に保持される該分岐命
令の予測′１に報との一致をとる回路である。前記アド
レス生成回路４２１は、前記分岐情報レジスタ４１９に
保持される分岐命令のアドレスと該分岐命令１牙の命令
語長とを加算前記選択回路４２２は、分岐命令の成否信
号線１１１の状態に応答して該信号線の状態が分岐ＧＯ
を示すとき線１１５を介して与えられる前記分岐情報レ
ジスタ４１９に保持される分岐先アドレス部の出力を選
択し、前記緋の状態か分岐Ｎ０ＧＯを示すとき、線１１
６を介して与えられる前記アドレス生成回路４２１の出
力を選択し、信号線１１３を介して該選択回路４２２の
出力をレジスタ４２３に供給する。前記し／メタ４２３
は、分岐命令の予測か失敗したとぎ、分岐ヒストリテー
ブル４１０（１：ＩＨＴ）を更新するだめのものであり
、さしに、信号線１１７を介して、命令アドレスレジス
タ４１１（ＩＡＰｕ）に命令先取りのための耕たなアド
レスをｇｌ−胎づ−る。前記命令先取り制御回路４２４
は、嫁１０６を介して分岐ヒストリテーブル４１０（Ｅ
ＨＴ）から与えられる分岐予測信号および予測確認回路
から＃１１２を介して与えられる予測成否信号に基づい
て命令アドレスレジスタ４１１（ＩＡＲ）の入力を制御
する回路である。
次に前記分岐ヒストリテーブル４１０（ＢＨＴ）、前記
予測確認回路４２０および削記命令元取り制御回路４２
４の詳細なブロック図とタイムチャートを参照しながら
本実施例の動作を詳細に説明する。
予測確認回路４２０および削記命令元取り制御回路４２
４の詳細なブロック図とタイムチャートを参照しながら
本実施例の動作を詳細に説明する。
第２図を参照すると、前記分岐ヒス） ＩＪテーブル４
１０（ＢＨＴ）は、ディレクトリ記憶部５０１、データ
記憶部５０２、テスト回路５０３．５０４．５０５、お
よび５０６、プライオリティ回路５０７、レベル選択回
路５０８、およびオア回路５０９を侃えて℃・る。
１０（ＢＨＴ）は、ディレクトリ記憶部５０１、データ
記憶部５０２、テスト回路５０３．５０４．５０５、お
よび５０６、プライオリティ回路５０７、レベル選択回
路５０８、およびオア回路５０９を侃えて℃・る。
前記記憶部５０１および５０２は、１回のリクエストに
対して、命令記憶回路４０８から読出される命令語の単
位をブロックの単位とし、セット数ｍ、レベル数ｎの記
憶部である。
対して、命令記憶回路４０８から読出される命令語の単
位をブロックの単位とし、セット数ｍ、レベル数ｎの記
憶部である。
第３図を参照すると、記憶部５０１に（ま、分岐命令の
命令アドレスの一部とその内在か旬効力・合力・を示す
■ビットか格納され記憶部５０２に（ま、分岐先アドレ
スの夾アドレスが格納されて℃ゝる。自ＩＪ記Ｖビット
は対応する分岐ヒストリテーブル（Ｂ１−１Ｔ ）４１
０のワードの有効性を示すと同時に該分岐命令の実行の
予測としての、分岐成否フラグの機能を有する。
命令アドレスの一部とその内在か旬効力・合力・を示す
■ビットか格納され記憶部５０２に（ま、分岐先アドレ
スの夾アドレスが格納されて℃ゝる。自ＩＪ記Ｖビット
は対応する分岐ヒストリテーブル（Ｂ１−１Ｔ ）４１
０のワードの有効性を示すと同時に該分岐命令の実行の
予測としての、分岐成否フラグの機能を有する。
この分岐ヒストリゾ−プル（ＢＨＴ）４１０へ０）索引
は以下のようなセソトアソシアテイプ法によって行われ
る。
は以下のようなセソトアソシアテイプ法によって行われ
る。
第５図に示される前記テスト回路５０３．５０４．５０
５、および５０６はテーブル４１０の各レベルに対応し
て命令アドレスレジスタ４１１ ｔ、 ＩＡＲ）に保持
されるリクエストアドレスか各レベルのＢＨＴ−ＡＡ（
ｉはレベルに対応するサフイクスを示す）に登録されて
いるか否かを示す信号を１言号轟１３０．１３１．１３
２．１３３に出力する。
５、および５０６はテーブル４１０の各レベルに対応し
て命令アドレスレジスタ４１１ ｔ、 ＩＡＲ）に保持
されるリクエストアドレスか各レベルのＢＨＴ−ＡＡ（
ｉはレベルに対応するサフイクスを示す）に登録されて
いるか否かを示す信号を１言号轟１３０．１３１．１３
２．１３３に出力する。
第４図を参照づ−ると、前記テスト回路５０３．５０４
．５０５および５０６のそれぞれは、一致回路７０１お
よび大小比較回路７０２かも構成されて℃・る。ＱＪｉ
己比戟回路７０１では、命令アドレスレジスタ（ｉＡＲ
）４１１に保十寺されるリクエストアドレスの−Ｈｙ
ｌ＝（：１８−２８）をセントアドレスとして読出され
た記４意部５０１の各レベルの内在とを読出し、自訂昔
己レジスタ４１１の内在１ＡＲ（：４−１７） とか比
軟され、等しいアドレスか存在するか否かを検出１゛Ｑ
０該４ｄ回路７０１の出力により命令アドレスレジスタ
（ＬＡＩ（、） ４１１に保持されるリクエストアー・
ルスで読出されるべき命令語の３ Ｂｙ ｔ ｅブロッ
ク中にすでに分岐ヒストリテーブル（ＢＨＴ） ４１０
に登録された分岐命令か存在するか否かが、判明する。
．５０５および５０６のそれぞれは、一致回路７０１お
よび大小比較回路７０２かも構成されて℃・る。ＱＪｉ
己比戟回路７０１では、命令アドレスレジスタ（ｉＡＲ
）４１１に保十寺されるリクエストアドレスの−Ｈｙ
ｌ＝（：１８−２８）をセントアドレスとして読出され
た記４意部５０１の各レベルの内在とを読出し、自訂昔
己レジスタ４１１の内在１ＡＲ（：４−１７） とか比
軟され、等しいアドレスか存在するか否かを検出１゛Ｑ
０該４ｄ回路７０１の出力により命令アドレスレジスタ
（ＬＡＩ（、） ４１１に保持されるリクエストアー・
ルスで読出されるべき命令語の３ Ｂｙ ｔ ｅブロッ
ク中にすでに分岐ヒストリテーブル（ＢＨＴ） ４１０
に登録された分岐命令か存在するか否かが、判明する。
しかし、リクエストアドレスとそれが靜コ出すべき分岐
命令との対応をとるには、上記−微検出のみでは不十分
である。
命令との対応をとるには、上記−微検出のみでは不十分
である。
第５図を参照すると、１回のリクエストで読出される８
Ｂｙｔｅの命令語のブロック中に２Ｂｙｔｅ命令ＢＣＯ
，Ａ、 ＢＣＩ、ＢＣ２の４個の命令力′−存在する。
Ｂｙｔｅの命令語のブロック中に２Ｂｙｔｅ命令ＢＣＯ
，Ａ、 ＢＣＩ、ＢＣ２の４個の命令力′−存在する。
命令ＢＣＯ１ＢＣＩ、ＢＣ２がともに分岐成功と予測さ
れた分岐命令であるとぎ向ま、谷々の分岐命令はともに
、そのアドレスの一部が記憶部（ＢＨＴ−ＡＡ）５０１
に登録される。こθつとき、他の分岐命令から命令Ａに
分岐して、命令Ａのアドレス〈Ａンが前記命令語のブロ
ックを飢出するためのリクエストアドレスとして命令ア
ドレスレジスタ（ｉＡＲ）４１１に保持されるとぎに（
ま、分岐ヒストリテーブル（Ｌｉｔ（Ｔ）４１０から読
出されるべぎ分岐命令の情報を１命令の実行の経路から
、分岐層６令ＢＣＩの情辛しでなけれはならない。
れた分岐命令であるとぎ向ま、谷々の分岐命令はともに
、そのアドレスの一部が記憶部（ＢＨＴ−ＡＡ）５０１
に登録される。こθつとき、他の分岐命令から命令Ａに
分岐して、命令Ａのアドレス〈Ａンが前記命令語のブロ
ックを飢出するためのリクエストアドレスとして命令ア
ドレスレジスタ（ｉＡＲ）４１１に保持されるとぎに（
ま、分岐ヒストリテーブル（Ｌｉｔ（Ｔ）４１０から読
出されるべぎ分岐命令の情報を１命令の実行の経路から
、分岐層６令ＢＣＩの情辛しでなけれはならない。
従って前記レジスタ（ＩＡＲ）４１１に保持されるリク
エストアドレスと前記記憶部（ＨＨＴ ＡＡ、）５Ｈ
に保持される分１（填命令のアドレスとの関係が、上６
ピの一致乗件とともに次の関係が成立するとぎ対応する
レベルのＢ）ＪＴ−）ＩＩ’Ｉ’ 信号が生成される
この４６号は勝１３０ １３３を介してオア回路５０９
に与えられ、該ＢＨ’［’−Ｈ■Ｔ、信号のオア信号か
勝１０６を介して出力され分岐予測信号（ＢＨＴ−ＢＩ
Ｔ）信号）となる。
エストアドレスと前記記憶部（ＨＨＴ ＡＡ、）５Ｈ
に保持される分１（填命令のアドレスとの関係が、上６
ピの一致乗件とともに次の関係が成立するとぎ対応する
レベルのＢ）ＪＴ−）ＩＩ’Ｉ’ 信号が生成される
この４６号は勝１３０ １３３を介してオア回路５０９
に与えられ、該ＢＨ’［’−Ｈ■Ｔ、信号のオア信号か
勝１０６を介して出力され分岐予測信号（ＢＨＴ−ＢＩ
Ｔ）信号）となる。
Ｂ１−１’ｌ’−１−ｔＩＴ 、 ＝ （ＩＡＲ（：
４−１７ ）＝ＢＨＴ−ＡＡ 。
４−１７ ）＝ＢＨＴ−ＡＡ 。
（：４．−ｘ７）ｉ
ｎ（ＩＡＲ（：２９．３０）≦Ｈａｉｌ”−ＡＡ（：２
９．３０月 ｎＢＨＴ−ＡＡ、（Ｖ） 再び第４図を参照すると、前記大小比較回路は、この条
件を実現する回路である。さらに、ｍｊ配信号Ｂｌ（Ｔ
−Ｈｌ ’１’ 、の条件か２ヶ以上のレベルにおいて
成立したとき記１怠部５０１０対応するレベル（ＢｎＴ
−ＡＡ、）に保持される分岐命令のアドレス（’）８Ｂ
ｙｔｅブ０７り内アドレスＢＭＴ−ＡＡ１（：２９．３
０）の値の最坦専もｔ」−さいレベルが選択される必是
怒カーある。
９．３０月 ｎＢＨＴ−ＡＡ、（Ｖ） 再び第４図を参照すると、前記大小比較回路は、この条
件を実現する回路である。さらに、ｍｊ配信号Ｂｌ（Ｔ
−Ｈｌ ’１’ 、の条件か２ヶ以上のレベルにおいて
成立したとき記１怠部５０１０対応するレベル（ＢｎＴ
−ＡＡ、）に保持される分岐命令のアドレス（’）８Ｂ
ｙｔｅブ０７り内アドレスＢＭＴ−ＡＡ１（：２９．３
０）の値の最坦専もｔ」−さいレベルが選択される必是
怒カーある。
再び第５図を参照すると、命令ＢＣＩおよびＢＣ２の分
岐命令関係′１ρ報か格州される。分岐ヒストリテーブ
ル４１００レベルで杓１」記憶ご号Ｕ１１Ｔ−）１１
Ｔ 、条件か共に成立する。このとき、命令の実行の経
路から命令ＨＣＩに幻するレベルか選択される心動ゝあ
る。ＨｈＣフライオリティ回路５ Ｕ ７１ｉＩＪ記侶
号Ｂｉ−ＩＴ−ｉ（ＩＴ の２ヶ以上の成立に対する
ものであり）この出力により記１．いｍ ＨｈＴ−ＬＩ
Ａ ５０２のセットアドレス１ＡＲ（：ｌ８−２８）で
ださノしるエントリの分岐先アドレスか、レベル迅択回
始５０８ ケ介してＷｌ、出される。
岐命令関係′１ρ報か格州される。分岐ヒストリテーブ
ル４１００レベルで杓１」記憶ご号Ｕ１１Ｔ−）１１
Ｔ 、条件か共に成立する。このとき、命令の実行の経
路から命令ＨＣＩに幻するレベルか選択される心動ゝあ
る。ＨｈＣフライオリティ回路５ Ｕ ７１ｉＩＪ記侶
号Ｂｉ−ＩＴ−ｉ（ＩＴ の２ヶ以上の成立に対する
ものであり）この出力により記１．いｍ ＨｈＴ−ＬＩ
Ａ ５０２のセットアドレス１ＡＲ（：ｌ８−２８）で
ださノしるエントリの分岐先アドレスか、レベル迅択回
始５０８ ケ介してＷｌ、出される。
第６凶を参照１−ゐと、前記プノイメリテイ回路５０７
はアンド回路畔６０１−６０４およびオア回路件６０５
−６０８から構成されている。前記アンド回路８＋６（
Ｊｌ−６０４はｎ＋１個並並列配置されている。
はアンド回路畔６０１−６０４およびオア回路件６０５
−６０８から構成されている。前記アンド回路８＋６（
Ｊｌ−６０４はｎ＋１個並並列配置されている。
ＨＩＩ記第２図におけるレベル選択回路５０８の選択４
ｆ。
ｆ。
号は５８６図に２ける信号Ｖｏ、’％ｆ１、ｖ２、■３
（０より以下のように与えられる。
（０より以下のように与えられる。
ＶＬ Ｖ Ｌ 、、、、ＶｏＬｎ
■ｏのとぎ ００ ０１■ｏ・Ｖ□
のとき □ 。、 １ □、 、 □ 。
のとき □ 。、 １ □、 、 □ 。
ＶＬ ＶＬ 、、、、、、 ＶＬＶ 、Ｖ
、Ｖのとき Ｖ２Ｌｏ１■２Ｌ１、 ・、Ｖ２Ｌｎ
１２ ｖ 、ｖ 、ｖ 、’ｖ のとき ｖ３Ｌｏ１
■３Ｌ□、 、■３Ｌｎ０ １ ２ ３ 以上のようにして、第２図におけるレベル選択回路５０
８から読出された分岐情報は、Ｗ−１図の命令記憶回路
４０８ρ・ら読出される命令と対応つけることか司能で
ある。
、Ｖのとき Ｖ２Ｌｏ１■２Ｌ１、 ・、Ｖ２Ｌｎ
１２ ｖ 、ｖ 、ｖ 、’ｖ のとき ｖ３Ｌｏ１
■３Ｌ□、 、■３Ｌｎ０ １ ２ ３ 以上のようにして、第２図におけるレベル選択回路５０
８から読出された分岐情報は、Ｗ−１図の命令記憶回路
４０８ρ・ら読出される命令と対応つけることか司能で
ある。
第９図には、命令記憶回路４０８における命令と、分岐
ヒストリテーブル（Ｂｌ−１１”） ４１０に名ける分
岐情報の上記対応関係か示されている。命令の夫行順序
か節今へい分岐命令ＢＣｏ、Ｂ１、Ｂｅ、、Ｂ２、Ｂ
ＢＣＣＣと予測された場合であ ３％ ２％ １％ ２る。なお、
〈Ａ〉は人命仝のアドレスｆ７． ＢＣ，は分岐命令を
それぞれ示す。
ヒストリテーブル（Ｂｌ−１１”） ４１０に名ける分
岐情報の上記対応関係か示されている。命令の夫行順序
か節今へい分岐命令ＢＣｏ、Ｂ１、Ｂｅ、、Ｂ２、Ｂ
ＢＣＣＣと予測された場合であ ３％ ２％ １％ ２る。なお、
〈Ａ〉は人命仝のアドレスｆ７． ＢＣ，は分岐命令を
それぞれ示す。
第１０図を参照すると、前記褐９図のに不しだ分岐ヒス
トｌ）テーブルＢｌ−ＬＴ４１０ＫＪ：る命令先取り動
作は次のようにされる。リクエストアドレスの命令アド
レスレジスタ４１１の化ノドに応答して命令記°１煮回
路４０８から怜令山が読出され、これと同時にテーブル
ＢＨＴ４１０が索引される。信号線１０６を介してＢＨ
，Ｔ〜ＨＩ ’ｌ’信号が出力されると記憶部ＢＨ’ｌ
”−ＤＡ５０２の分岐先アドレスくＢ１〉かアドレスレ
ジスタ４１１にセットされ、次の命令先取りか行われる
。前記信号線１０６を介してＢＨ’ｌ’−１１１’Ｉ’
信号か出力されないときには、命令アドレス加算回路４
１２に命令への８バイト違テアドレス（Δ）か与えられ
、［８１加昇されたアドレスか出力さね、次の命令先取
りが逐次性われる。
トｌ）テーブルＢｌ−ＬＴ４１０ＫＪ：る命令先取り動
作は次のようにされる。リクエストアドレスの命令アド
レスレジスタ４１１の化ノドに応答して命令記°１煮回
路４０８から怜令山が読出され、これと同時にテーブル
ＢＨＴ４１０が索引される。信号線１０６を介してＢＨ
，Ｔ〜ＨＩ ’ｌ’信号が出力されると記憶部ＢＨ’ｌ
”−ＤＡ５０２の分岐先アドレスくＢ１〉かアドレスレ
ジスタ４１１にセットされ、次の命令先取りか行われる
。前記信号線１０６を介してＢＨ’ｌ’−１１１’Ｉ’
信号か出力されないときには、命令アドレス加算回路４
１２に命令への８バイト違テアドレス（Δ）か与えられ
、［８１加昇されたアドレスか出力さね、次の命令先取
りが逐次性われる。
以上の命令の先取りに従えは、命令６己憶回路４０８か
ら読出される館令胎ば、テーブルＢＨＴ４１０の内容に
よる予測に便ってＪＩＡ人玩出され、命令バッファ４０
９には予測された命令の大行順に格納することか用北で
ある。
ら読出される館令胎ば、テーブルＢＨＴ４１０の内容に
よる予測に便ってＪＩＡ人玩出され、命令バッファ４０
９には予測された命令の大行順に格納することか用北で
ある。
このとぎ、たとえ信号ＩＪ）ｉＴ−ＨＩ ’Ｉ’か出力
されても分岐予測手向と反対側の命令光取り動作を一部
行わせしめた後に、分岐予測方ｒ０１の命令先取り動作
を行ってもよい。
されても分岐予測手向と反対側の命令光取り動作を一部
行わせしめた後に、分岐予測方ｒ０１の命令先取り動作
を行ってもよい。
以上のようにして、命令先ルリされた命令か分岐命令で
第１図の命令記憶回路４１４により、鮪令解♂′Ｌ回路
４０３にη子かれたとき同時に該分岐命令に対応１−る
分岐情報が最初の分岐情報レジスタ４１６（ＱＲＯ）に
セットされる。
第１図の命令記憶回路４１４により、鮪令解♂′Ｌ回路
４０３にη子かれたとき同時に該分岐命令に対応１−る
分岐情報が最初の分岐情報レジスタ４１６（ＱＲＯ）に
セットされる。
以降前記分岐命令の進行に伴い前記命令Ｍ、説、アドレ
ス変換して前記分岐情報か第２および第３の分岐’ＩＷ
報レジスタ４１７ （ＱＲＩ ）および４１８（（＄２
）に転送される。そして前６σ分岐命令の実行によって
生成される実際の分岐命令の生成結果と＠記分岐情報レ
ジスタ４１８．ＱＲ２）に保持されろ該分岐命令の予測
′ＩＨ独との一致か、予測確認回路４２０によりチェッ
クされる。
ス変換して前記分岐情報か第２および第３の分岐’ＩＷ
報レジスタ４１７ （ＱＲＩ ）および４１８（（＄２
）に転送される。そして前６σ分岐命令の実行によって
生成される実際の分岐命令の生成結果と＠記分岐情報レ
ジスタ４１８．ＱＲ２）に保持されろ該分岐命令の予測
′ＩＨ独との一致か、予測確認回路４２０によりチェッ
クされる。
第８図を参照１−ると、前記予測確認回路４２０は比較
回路８０１、フリップフロップ８０２および８０３、ア
ンド回路８０４−８０６、真偽回路８０７およびｓｏｓ
、：ｔ＝よびオア回路８０９かり構成されている。前記
比較回路８０１には、分岐命令の実行により生成された
分＋１１．ｉ先アドレスの実アドレスか命令アドレス変
換回路４０２から信号法１０９を介して与えられるとと
もに、分岐・情報レジスタ４１８ （Ｑｉ（２）から予
測された分岐元か＃Ｊ！１０８を介して与えられる。前
記比較回路８０１では両者の一１力、不一致が判定され
る。判定結果と前記レジスタ４１８から線１０８を介し
て与えられるＶビットかアンド回路８０６に与えられる
。論理積結果により分岐００と予測されたとぎこの＄芙
を示す信号がフリソゲフロップ８０２にセットされる。
回路８０１、フリップフロップ８０２および８０３、ア
ンド回路８０４−８０６、真偽回路８０７およびｓｏｓ
、：ｔ＝よびオア回路８０９かり構成されている。前記
比較回路８０１には、分岐命令の実行により生成された
分＋１１．ｉ先アドレスの実アドレスか命令アドレス変
換回路４０２から信号法１０９を介して与えられるとと
もに、分岐・情報レジスタ４１８ （Ｑｉ（２）から予
測された分岐元か＃Ｊ！１０８を介して与えられる。前
記比較回路８０１では両者の一１力、不一致が判定され
る。判定結果と前記レジスタ４１８から線１０８を介し
て与えられるＶビットかアンド回路８０６に与えられる
。論理積結果により分岐００と予測されたとぎこの＄芙
を示す信号がフリソゲフロップ８０２にセットされる。
このフリップ７０ソゾ８０２の出力か１“で実際の分岐
命令を実行した結果か分岐Ｎ０ＧＯであればアンド回路
８０５から予測ＧＯ失敗化号１２３か生成される。前記
フリップフロノア８０１の出力か〃１″で分岐命令の芙
行粘果かＧＯであれはアンド回路８０４かも予測ＮＣＩ
ＧＯ失敗伯号１２４か生成される。さらに該信号１２４
と前記予測ＧＯ失敗１２３との論理和かオア回路８０９
力・ら予測失敗信号１１２として生成される。
命令を実行した結果か分岐Ｎ０ＧＯであればアンド回路
８０５から予測ＧＯ失敗化号１２３か生成される。前記
フリップフロノア８０１の出力か〃１″で分岐命令の芙
行粘果かＧＯであれはアンド回路８０４かも予測ＮＣＩ
ＧＯ失敗伯号１２４か生成される。さらに該信号１２４
と前記予測ＧＯ失敗１２３との論理和かオア回路８０９
力・ら予測失敗信号１１２として生成される。
第１図および第１１図を参照すると、分岐情報レジスタ
４１９（ＱＲ３）の分岐先アドレス部には、前記命令ア
ドレス変換回路４０２から妨たに生成される分岐ノ亡ア
ドレスがセットされる。また、目ＩＪ Ｗｅ分岐″１〜
報レジスタ４１９（ＱＲ３）の分岐命令ｂＣ１のアドレ
ス部の内容と該分岐命令ＢＣＩ自身の命令語長部の内容
とがアドレス生成回路４２１により加算され分岐ＮｏＧ
ｏ側の命令の命令アドレスが生成される。
４１９（ＱＲ３）の分岐先アドレス部には、前記命令ア
ドレス変換回路４０２から妨たに生成される分岐ノ亡ア
ドレスがセットされる。また、目ＩＪ Ｗｅ分岐″１〜
報レジスタ４１９（ＱＲ３）の分岐命令ｂＣ１のアドレ
ス部の内容と該分岐命令ＢＣＩ自身の命令語長部の内容
とがアドレス生成回路４２１により加算され分岐ＮｏＧ
ｏ側の命令の命令アドレスが生成される。
そして、分岐命令ＢＣＩの実際の実行により分岐ＧＯな
しはＡｉｌ記分岐情報レジスタ４１９″ＱＲ３）から祿
１１５を介して与えられる分岐先アドレス部の出力〈Ｄ
ｌ〉が分ＨＩＱＯＧｏならば線１１６を介して与えられ
る前記アドレス生成回路４２１の出力〈Ｂ２〉か選択回
路４２２により選択される 前記分岐命令ＢＣＩの予６
１１＋失敗化゛号１１２が予測確認回路４２１から発生
したとぎ、組選択回路４２２の出力〈Ｄｌ〉か１１１１
１３を介してレジスタ４２３（Ｊｌ（、）にセソ）・さ
れる。
しはＡｉｌ記分岐情報レジスタ４１９″ＱＲ３）から祿
１１５を介して与えられる分岐先アドレス部の出力〈Ｄ
ｌ〉が分ＨＩＱＯＧｏならば線１１６を介して与えられ
る前記アドレス生成回路４２１の出力〈Ｂ２〉か選択回
路４２２により選択される 前記分岐命令ＢＣＩの予６
１１＋失敗化゛号１１２が予測確認回路４２１から発生
したとぎ、組選択回路４２２の出力〈Ｄｌ〉か１１１１
１３を介してレジスタ４２３（Ｊｌ（、）にセソ）・さ
れる。
一万１分岐″１白報し／メタ４１９（児Ｒ３）の分岐命
令のアドレス＜Ｅｅｌ＞は信号／ｉ＃Ｊ １１４を介し
て、命令アドレスレジスタ４１１（ＬＡＲ）にてツトサ
れる。このアドレスは、該分岐命令に対応する分岐ヒス
トリアープル４１０（Ｂ）ＩＴ）の更新のため勝１０１
を介して該テーブル４１０にライトアドレスとして供給
される。前２予測失敗信号１１２の出力かフリップフロ
ップ４２５に与えられ、この出力か指示パルスとして線
１１９を介してテーブル４０１に与えられる。この出力
に応答して該分岐命令の次の命令光取り時のための分岐
予測悄卒トシの更妨か行なわれる。この更新は、本実施
例でば予ｉ１ Ｎα幻失敗のとぎ前記レジスタ４２３（
ＷＲ）に保持されろ新たな分岐元アドレスで行なわれ、
予測ＧＯ失敗のとぎは■ビットをリセットするように行
われるか分岐予測・１に報の更新におけるアルコリズム
を用いて他の方法により行なって差しつかえない。予測
失敗したとき予測側に後続する命令の動作は、すべてキ
ャンセルさし、ｍｌＮ己レジスタ４２３（ＷＲ）に保持
される新たなリクエストアドレスか分岐ヒストリテーブ
ル４ ｉ ｏ （Ｂｌ−ＩＴ）の更新後に、命令アドレ
スレジスタ４１１（■ＡＲ）に供給され改めて命令の取
出しが開始される。
令のアドレス＜Ｅｅｌ＞は信号／ｉ＃Ｊ １１４を介し
て、命令アドレスレジスタ４１１（ＬＡＲ）にてツトサ
れる。このアドレスは、該分岐命令に対応する分岐ヒス
トリアープル４１０（Ｂ）ＩＴ）の更新のため勝１０１
を介して該テーブル４１０にライトアドレスとして供給
される。前２予測失敗信号１１２の出力かフリップフロ
ップ４２５に与えられ、この出力か指示パルスとして線
１１９を介してテーブル４０１に与えられる。この出力
に応答して該分岐命令の次の命令光取り時のための分岐
予測悄卒トシの更妨か行なわれる。この更新は、本実施
例でば予ｉ１ Ｎα幻失敗のとぎ前記レジスタ４２３（
ＷＲ）に保持されろ新たな分岐元アドレスで行なわれ、
予測ＧＯ失敗のとぎは■ビットをリセットするように行
われるか分岐予測・１に報の更新におけるアルコリズム
を用いて他の方法により行なって差しつかえない。予測
失敗したとき予測側に後続する命令の動作は、すべてキ
ャンセルさし、ｍｌＮ己レジスタ４２３（ＷＲ）に保持
される新たなリクエストアドレスか分岐ヒストリテーブ
ル４ ｉ ｏ （Ｂｌ−ＩＴ）の更新後に、命令アドレ
スレジスタ４１１（■ＡＲ）に供給され改めて命令の取
出しが開始される。
第１２図を参照すると、前記命令先取り制御回路４２４
はフリソゲフロップ１２０１、真偽回４１２０２−１２
０４およびアンド回路１２０５から栴成されている。前
記フリップフロップ１２０１は前記予測失敗信号１１２
を１マシンザイクル保持するためのフリップフロップで
ある。この回路４２４の出力はアドレスレジスタ４１１
の前段にあるセレクタの選択指示信号となる。この選択
指示信号は、前記命令アドレス加算回路４１２の出プバ
前記し／メタ４２３の出力、前記デープル４１０の出力
、および分岐情報レジスタ４１９の出力のうちのどれを
選択するかを指示するためのイｇ号である。なお、この
命令先取り制御回路４２４の制御により分岐予測が的中
したとぎに０１、後述する第１６区の命令処理が行なわ
れ、分岐予測が失敗したとぎには後述する第１７図の命
令処理が行なわれる。前記命令アドレス加讃−回路１１
は勝１０６を介してＢＨＴ−ＨＩＴ信号が出力されない
とぎ、分岐Ｎ０ＧＯ側の都令の先取りを行うためのアド
レス生成を行う。このとき、アドレスは爽アドレスで加
昇が何ゎれるために、例えは、ページングな行うコンビ
ーータシステムにおいて前記アドレス加算がページ境界
を越えた場合アドレス変換を改めてやり直す必要か生じ
る。このために、前記命令アドレス加算回路１１にペー
ジ境界越え検出回路を設け、該検出回路によりベジ境界
越えか生じた場合、信号線Ｌｌｌにより、命令アドレス
生成回路１を起動し、命令先取り動作を改めて命令アド
レス生成回路（ＩＡ、）４０！及び命令アドレス変換回
路（ＩＴ）４ｏ２から行なうように制御すればよい。
はフリソゲフロップ１２０１、真偽回４１２０２−１２
０４およびアンド回路１２０５から栴成されている。前
記フリップフロップ１２０１は前記予測失敗信号１１２
を１マシンザイクル保持するためのフリップフロップで
ある。この回路４２４の出力はアドレスレジスタ４１１
の前段にあるセレクタの選択指示信号となる。この選択
指示信号は、前記命令アドレス加算回路４１２の出プバ
前記し／メタ４２３の出力、前記デープル４１０の出力
、および分岐情報レジスタ４１９の出力のうちのどれを
選択するかを指示するためのイｇ号である。なお、この
命令先取り制御回路４２４の制御により分岐予測が的中
したとぎに０１、後述する第１６区の命令処理が行なわ
れ、分岐予測が失敗したとぎには後述する第１７図の命
令処理が行なわれる。前記命令アドレス加讃−回路１１
は勝１０６を介してＢＨＴ−ＨＩＴ信号が出力されない
とぎ、分岐Ｎ０ＧＯ側の都令の先取りを行うためのアド
レス生成を行う。このとき、アドレスは爽アドレスで加
昇が何ゎれるために、例えは、ページングな行うコンビ
ーータシステムにおいて前記アドレス加算がページ境界
を越えた場合アドレス変換を改めてやり直す必要か生じ
る。このために、前記命令アドレス加算回路１１にペー
ジ境界越え検出回路を設け、該検出回路によりベジ境界
越えか生じた場合、信号線Ｌｌｌにより、命令アドレス
生成回路１を起動し、命令先取り動作を改めて命令アド
レス生成回路（ＩＡ、）４０！及び命令アドレス変換回
路（ＩＴ）４ｏ２から行なうように制御すればよい。
ここで、問題となるのは、あらたに分岐ヒストリテーブ
ルＢＨ’［’４１０に前記命令アドレス情報を登録する
とき既存のどの部分に格納された命令アドレスレジスタ
を追い出すかである。３この方法としては、使われた順
序、すなわち、最も古く使われたものから）聰に追い出
ｊ法ＬＲＬ、１（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓ
ｅａ）情報か入った順序、すなわち、厳も古く入ったも
のから胴に追い出ず方法ｆ’ｌｆ”０（Ｆｉｒｓｔ ｉ
ｎ Ｆｉｒｓｔ ０ｕｔ）等かあるかと）らを用いても
よい。
ルＢＨ’［’４１０に前記命令アドレス情報を登録する
とき既存のどの部分に格納された命令アドレスレジスタ
を追い出すかである。３この方法としては、使われた順
序、すなわち、最も古く使われたものから）聰に追い出
ｊ法ＬＲＬ、１（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓ
ｅａ）情報か入った順序、すなわち、厳も古く入ったも
のから胴に追い出ず方法ｆ’ｌｆ”０（Ｆｉｒｓｔ ｉ
ｎ Ｆｉｒｓｔ ０ｕｔ）等かあるかと）らを用いても
よい。
発明の効果
次に不発明の効果を第１３図から第１７凶を参照しなが
ら詳細に説明する。
ら詳細に説明する。
第１３図を参照すると、都令の処理は一般的に次の８つ
の処理単位に分けられる。
の処理単位に分けられる。
（１） ＬＡステージ 実行すべき命令の命令アドレ
ス（論理アドレス）が生 成される。
ス（論理アドレス）が生 成される。
（２） １１”ステージ：生成された命令アドレスの
アドレス変換か行われる。
アドレス変換か行われる。
（３） ■ｅステージ：変換された命令の芙アドレス
で記憶装置ρ・ら命令か読 出されろ。
で記憶装置ρ・ら命令か読 出されろ。
（４）ＩＤスナーゾ：読出された命令か解読される。
（ｓ）ＯＡステージ、解説された命令のメーヘランドア
ドレス（論理アドレス） か生成される。
ドレス（論理アドレス） か生成される。
（６） Ｏ’ｌ”スデージ：生既すれたズベランドア
ドレスのアドレス変換か行な われる。
ドレスのアドレス変換か行な われる。
７）ＱＣステージ、変換されたオペランドの実アドレス
で記憶装置からオ ペランドが読出きれる。
で記憶装置からオ ペランドが読出きれる。
＋８）ＥＸステージ：命令が実行される。
上述のＩＴステージおよびＯＴステージアドレス変換に
おいてアドレス変換バッファを設け、必要な変換テーブ
ルが、該アドレス変換バッファに存在ずれは、上記アド
レスレジスタは高速に実行し得る。また、上述のＩＣス
テージおよびｏｃステージの命令およびオペランドの胱
出し動作において生りピ憶装置のテークの一部の写しを
保付するキャッジ−メモリを設け、必要な命令およびオ
ペランドか該キャッシュメモリに存在すれはＩＣステー
ジおよびＯＣステージの処理は高速にイ］いう。。
おいてアドレス変換バッファを設け、必要な変換テーブ
ルが、該アドレス変換バッファに存在ずれは、上記アド
レスレジスタは高速に実行し得る。また、上述のＩＣス
テージおよびｏｃステージの命令およびオペランドの胱
出し動作において生りピ憶装置のテークの一部の写しを
保付するキャッジ−メモリを設け、必要な命令およびオ
ペランドか該キャッシュメモリに存在すれはＩＣステー
ジおよびＯＣステージの処理は高速にイ］いう。。
リチースを必ずしも有する必要はない。しがし、説明の
簡単のためにここでは谷処理単位にその機能を来す回路
かあるものとする。上述のＩＴ、Ｑ１０よびＩｃ、ＱＣ
の各ステージの高速処理か可能なと１複数の命令の処理
の冗れを無駄な（実行する８段のパイプライン制御が可
能である。
簡単のためにここでは谷処理単位にその機能を来す回路
かあるものとする。上述のＩＴ、Ｑ１０よびＩｃ、ＱＣ
の各ステージの高速処理か可能なと１複数の命令の処理
の冗れを無駄な（実行する８段のパイプライン制御が可
能である。
このときの分岐命令を含む命令の処理の匹れを第１４図
および第１５図を参照しながら説明する。
および第１５図を参照しながら説明する。
第１４図は、分岐命令の命令先取りにおいて前述のすべ
ての分岐はＩＩ ＧＯ＃であると予測した場合の命令の
処理の流れを示す。すなわち、命令ＡＯは分岐命令ＢＣ
の分岐条件を決定する命令で該分岐条件は命令ＡＯの災
行結果、すなわち、時刻ｔ７において決定される。分岐
命令ＢＣは時刻ｔ４において解読されると命令アドレス
の生成回路を用いて、分岐先命令Ｂ１のアドレスを生成
し以後Ｂ１命令を先取りするように動作する。時刻ｔ２
、ｔ３、およびｔ４には分岐Ｎ０ＧＯＩｌｌＩの後続命
令Ａ１、−髪２、および八３の命令先取りのためのアド
レス生成が開始される。時刻ｔもおよびｔ７には予測動
作としての分岐（）０１薊の後続命令Ｂ２およびＢ３の
命令先取り動作が開始される。時刻ｔ７において分岐条
件の判定結果により、時刻ｔ８以降は正しい命令の処理
の流れに従って処理が継続される。
ての分岐はＩＩ ＧＯ＃であると予測した場合の命令の
処理の流れを示す。すなわち、命令ＡＯは分岐命令ＢＣ
の分岐条件を決定する命令で該分岐条件は命令ＡＯの災
行結果、すなわち、時刻ｔ７において決定される。分岐
命令ＢＣは時刻ｔ４において解読されると命令アドレス
の生成回路を用いて、分岐先命令Ｂ１のアドレスを生成
し以後Ｂ１命令を先取りするように動作する。時刻ｔ２
、ｔ３、およびｔ４には分岐Ｎ０ＧＯＩｌｌＩの後続命
令Ａ１、−髪２、および八３の命令先取りのためのアド
レス生成が開始される。時刻ｔもおよびｔ７には予測動
作としての分岐（）０１薊の後続命令Ｂ２およびＢ３の
命令先取り動作が開始される。時刻ｔ７において分岐条
件の判定結果により、時刻ｔ８以降は正しい命令の処理
の流れに従って処理が継続される。
この場合、分岐命令の出現によるパイプラインのロスサ
イクルは、 予測的中（分岐Ｇｏ）のとさ ３ザイクル予測失敗
（分岐Ｎｏ（）０）のとき ３サイクルである。
イクルは、 予測的中（分岐Ｇｏ）のとさ ３ザイクル予測失敗
（分岐Ｎｏ（）０）のとき ３サイクルである。
分岐ＧＯ率γ、予測的中率α、としたとき、この場合γ
−αであり、予測的中率＆″ｆ−５分５分である。従っ
てγ＝α＝０５であり１分岐命令中り平均的なロスサイ
クルは、 ３×γ＋３×（１−γ）＝３サイクル である。
−αであり、予測的中率＆″ｆ−５分５分である。従っ
てγ＝α＝０５であり１分岐命令中り平均的なロスサイ
クルは、 ３×γ＋３×（１−γ）＝３サイクル である。
一方第１５図は、分岐命令の命令先取りｔ（Ｃおいて、
前述の同じ分岐命令の過去の結果に基づいて予測を行っ
た場合の命令の処理の流れを示す。
前述の同じ分岐命令の過去の結果に基づいて予測を行っ
た場合の命令の処理の流れを示す。
すなわち、分岐命令ＢＣは、時刻ｔ４にお℃・て、解読
されるとともに分岐命令のアドレステーブルを探累し、
その有無によるか、もしくは、分岐指示の予測により、
分岐ＧＯ側の命令Ｂ１を先取りするか、分岐Ｎ０ＧＯ４
Ｕｌの命令Ａ１を先取りするかを決定する。前回と同様
に時刻ｔ２、ｔ３およびｔ４には分岐Ｎ０ＧＯ（Ｊｌｌ
ｌの後続命令Ａ１、Ａ２、およびＡ３の置台先取りのた
めのアドレス生成か開始される。
されるとともに分岐命令のアドレステーブルを探累し、
その有無によるか、もしくは、分岐指示の予測により、
分岐ＧＯ側の命令Ｂ１を先取りするか、分岐Ｎ０ＧＯ４
Ｕｌの命令Ａ１を先取りするかを決定する。前回と同様
に時刻ｔ２、ｔ３およびｔ４には分岐Ｎ０ＧＯ（Ｊｌｌ
ｌの後続命令Ａ１、Ａ２、およびＡ３の置台先取りのた
めのアドレス生成か開始される。
時刻ｔ６およびｔ７には予測による命令先取りの後続命
令ＢｌおよびＢ２．４−シ＜はＡ４およびＡ５の命令の
アドレス生成か開始さ扛る。時刻ｔ７において分岐条件
の判定結果により時刻ｔ８以降は正しい命令の処理の流
れに従って処理が継続される。
令ＢｌおよびＢ２．４−シ＜はＡ４およびＡ５の命令の
アドレス生成か開始さ扛る。時刻ｔ７において分岐条件
の判定結果により時刻ｔ８以降は正しい命令の処理の流
れに従って処理が継続される。
この場合、分岐命令の出現によるパイプラインのロスサ
イクルは、 分ｏｇＧＯと予測して、 ８９中したとさ ３サイク
ル分岐Ｎ０ＧＯと予測して的中したとｔｏブイクル分岐
ＧＯと予測して失敗したとぎ ３サイクル分岐Ｎ０
ＧＯと予測して失敗したとざ ６サイクルである。従っ
て、分岐００軍γ−０，５、予測的中率α−０８と仮定
したとぎ１分岐命令当りの平均的なロスサイクルは、 ３・γ・α十〇（１−γう・α＋３ （１−α）＋６（
１−γ）（１−α９＝２１サイクル を得る。
イクルは、 分ｏｇＧＯと予測して、 ８９中したとさ ３サイク
ル分岐Ｎ０ＧＯと予測して的中したとｔｏブイクル分岐
ＧＯと予測して失敗したとぎ ３サイクル分岐Ｎ０
ＧＯと予測して失敗したとざ ６サイクルである。従っ
て、分岐００軍γ−０，５、予測的中率α−０８と仮定
したとぎ１分岐命令当りの平均的なロスサイクルは、 ３・γ・α十〇（１−γう・α＋３ （１−α）＋６（
１−γ）（１−α９＝２１サイクル を得る。
従って、この従来の発明は、同じ分岐命令の過去の結果
に基づいて予測を行った場合、尚い予測的中率を得ると
いう原理を用いることにより、常に分岐Ｇ（Ｊと予迎］
する第１４図に示す処理に比べ幾分の改良がみられる。
に基づいて予測を行った場合、尚い予測的中率を得ると
いう原理を用いることにより、常に分岐Ｇ（Ｊと予迎］
する第１４図に示す処理に比べ幾分の改良がみられる。
しかし、この改良された発明においても、たとえ予測的
中時分岐Ｇｏの場合は依然として３サイクルのロスサイ
クルを要することになり、これ以上短縮できない。
中時分岐Ｇｏの場合は依然として３サイクルのロスサイ
クルを要することになり、これ以上短縮できない。
従って分岐命令が生じた場合たとえ予測が的中してもロ
スサイクルを生じることになる。
スサイクルを生じることになる。
第１６図およびホ１７図は仝発り］による命令の処理の
流れを示している。
流れを示している。
本発明における命令の処理単位■Ｃステージは、命令を
記憶装置から胱出す機能の他に、分岐ヒストリテーブル
を索引し読出される命令のアドレスか該分岐ヒストリテ
ーブルにｍ８されているか否かを慣出し、登録されてい
ｒしは対応する分岐・ＩＩ報を貌出し、登録されていな
げれば後続命令の命令先取りのためのアドレスを生成す
る機能な有する。
記憶装置から胱出す機能の他に、分岐ヒストリテーブル
を索引し読出される命令のアドレスか該分岐ヒストリテ
ーブルにｍ８されているか否かを慣出し、登録されてい
ｒしは対応する分岐・ＩＩ報を貌出し、登録されていな
げれば後続命令の命令先取りのためのアドレスを生成す
る機能な有する。
第１６図および第１７図を蚕照￥ると、分岐命令ＢＣの
時刻ｔ１における動作は次のようにして行なわれる。ま
す、葭分岐命％−ＢＣか命令キャッシュメモリから読出
されろと同時に分岐ヒストリテーブルか索引される。該
分岐命令ＢＣ缶令アドレスが登録されていれは、対応す
る分岐情報か読出されろ。該分ｌ！１幻は七４ケ分４ｊ
「シたイも来、分岐ＧＱ１ｉ＋１１の予ｄ１（］として
、該直外前独中に含まれる分岐先アドレスにより分岐元
命令Ｂ１の命令先取りを開始するか、もしくは、分出ヅ
Ｎ０ＵＯ１則の予測として分岐Ｎ Ｕ （） （Ｊ １
１ｉｌ＋の命令Ａ１の命令アドレス乞生り、２して命令
Ａ１の光取りを開Ｍ５す勺がか決〉Ｊ−さ２シる。以１
１年時亥１４ｔ３ まで０ま月り配分−文′鮪令Ｂし
の１倒：」期−」でめり）予測側の恢り光訪令が元枢つ
さ扛時刻ｔｏにおいて分岐条ｆ−４−ｐ・決足さ扛る。
時刻ｔ１における動作は次のようにして行なわれる。ま
す、葭分岐命％−ＢＣか命令キャッシュメモリから読出
されろと同時に分岐ヒストリテーブルか索引される。該
分岐命令ＢＣ缶令アドレスが登録されていれは、対応す
る分岐情報か読出されろ。該分ｌ！１幻は七４ケ分４ｊ
「シたイも来、分岐ＧＱ１ｉ＋１１の予ｄ１（］として
、該直外前独中に含まれる分岐先アドレスにより分岐元
命令Ｂ１の命令先取りを開始するか、もしくは、分出ヅ
Ｎ０ＵＯ１則の予測として分岐Ｎ Ｕ （） （Ｊ １
１ｉｌ＋の命令Ａ１の命令アドレス乞生り、２して命令
Ａ１の光取りを開Ｍ５す勺がか決〉Ｊ−さ２シる。以１
１年時亥１４ｔ３ まで０ま月り配分−文′鮪令Ｂし
の１倒：」期−」でめり）予測側の恢り光訪令が元枢つ
さ扛時刻ｔｏにおいて分岐条ｆ−４−ｐ・決足さ扛る。
予測的中町には第１６１ｚ＋にボすようにハイプライン
のυＩＬれは乱れを庄ず句ことン、Ｉ：（、処坤力）厖
ＨｃされΦ。予測失敗時には化１７凶に７５丁ように１
６時徂］で゛削ｂＬ分岐ヒストｌ）チーフルの史〃「ン
何った挨に正しい命令の７ノｉｔ、ＴＩＪＪ）ら′Ｏ？
Ｊ情の取出しぞ１〕うように１ｌｒｌＪ仙ｊされる。
のυＩＬれは乱れを庄ず句ことン、Ｉ：（、処坤力）厖
ＨｃされΦ。予測失敗時には化１７凶に７５丁ように１
６時徂］で゛削ｂＬ分岐ヒストｌ）チーフルの史〃「ン
何った挨に正しい命令の７ノｉｔ、ＴＩＪＪ）ら′Ｏ？
Ｊ情の取出しぞ１〕うように１ｌｒｌＪ仙ｊされる。
コ０） ＪＪ３台、分μ反節省の出尻によるパイプライ
ンのロスサイクルは、 １伸」かｌシ中したとｔ ｏサイクル予測か失
敗したとぎ ５アイクルである。予測的中率がほ
この等ｊ合分教カー」だけでなく分岐先アドレスをも予
測することから、分岐方向だけの予測に比べ若干低くな
るかその割合は、微々たるものである。従って、予測的
中率α＝０８として１分岐命令当りの平均的なロスサイ
クルは、０・α＋５ （１−α） ＝１ウーイクルとな
り、従来技術に比べて格段に改良される。
ンのロスサイクルは、 １伸」かｌシ中したとｔ ｏサイクル予測か失
敗したとぎ ５アイクルである。予測的中率がほ
この等ｊ合分教カー」だけでなく分岐先アドレスをも予
測することから、分岐方向だけの予測に比べ若干低くな
るかその割合は、微々たるものである。従って、予測的
中率α＝０８として１分岐命令当りの平均的なロスサイ
クルは、０・α＋５ （１−α） ＝１ウーイクルとな
り、従来技術に比べて格段に改良される。
この発明では、分岐命令のアドレスと該分岐命令の分岐
元アドレスを含む分岐情報とを対にして記憶する分岐ヒ
ス） ＩＪチービルを命令先取り時に累引する。このあ
とで前記分岐元アドレスで次の命令先取りを行わせしめ
ることにより命令の解読を何うことす＜前記分岐ヒスト
リテーブルの記述に従って命令語を先取りすることかで
きる。このことにより本発明は該分岐ヒストリテーブル
の記述か正しい場合に限り命令バッファには命令の芙行
の経路に従った命令の待行列を形成せしめ、清報処理シ
ステムのパイプライン制御における分岐命令の実行をロ
スサイクルをともなうことな（行なうことかできるとい
う効果がある。
元アドレスを含む分岐情報とを対にして記憶する分岐ヒ
ス） ＩＪチービルを命令先取り時に累引する。このあ
とで前記分岐元アドレスで次の命令先取りを行わせしめ
ることにより命令の解読を何うことす＜前記分岐ヒスト
リテーブルの記述に従って命令語を先取りすることかで
きる。このことにより本発明は該分岐ヒストリテーブル
の記述か正しい場合に限り命令バッファには命令の芙行
の経路に従った命令の待行列を形成せしめ、清報処理シ
ステムのパイプライン制御における分岐命令の実行をロ
スサイクルをともなうことな（行なうことかできるとい
う効果がある。
本発明には、また分岐予測失敗時も少ないロスサイクル
で正しい命令の流れに回復できるという分岐予測失敗時
の立上り性能の向上に多大な効果がある。
で正しい命令の流れに回復できるという分岐予測失敗時
の立上り性能の向上に多大な効果がある。
第１図は本発明の一実施例を示す図、第２図は分岐ヒス
トリゾ−プルの詳細な構成を示す図、第 ′３図は
第２凶の記憶部５０１および６０１の記詭形式を示す図
、第４図は第２図のテスト回路５ｏ３−５０６の詳細な
構成を示す図、第５図は命令語の構成を示す図、第６図
は第２図のブライオリティ １回路５０７の詳細な
構成を示す図、第７凶は第１図ルシスタ４１７−ｌＨ９
の格納形式を示ず図 第８図は第１図の予測確認回路４
２０の詳Ｉ１．１１１な絢戟馨示 １す図、第９図
は第１図の命令記憶回路４０８における命令と分岐ヒス
トリテーブル４１０における分岐′酸層との対応関係を
説明するた６）の図、第１０図は第９図のテーブル４１
０による命令先取り動作を説明するための図、第１１図
は予測失敗１時における命令先取り創作開始までの動作
を説明するため 」の図、第１２図は第１図の命令
先取り制御回路の詳細な構成を示す図、第１３図は命令
の処理の流れの概要を示す図、第１４図および第１５図
は従来の予測方式を用いた命令の処理の流れを示す図、
躬１６図は本発明において、分岐命令の予測が的中した
とどの命令の処理の流れを示す図、および琳１７図は本
発明において分岐命令の予測か失敗したときの命令の処
理の匠れを示す図である。 第１図から第１７図において、４０１ 命令アドレス
生成回路、４０２ 命令アドレス変換回路、４０
３ 命令解読回路、４０４ オベラントアルス生
瓜回路、４０５ −オペランドアドレス没侠回路、４０
６− オペランド読出し包絡、４０７ 命令芙行回
路、４０８ 命令化憶回路、４０９ ＠令バッ
ファ、４１０ ・汁岐ヒストリテーブル（ＢＨ’Ｊ”
）、４１１ ＃令アドレスレジスタ（ＩＡＲ） 、
４１２ 命令アドレス加算回路、４１３ ・分
岐情報バッファ、４１４ 命令整列回路、４１５
・・分岐情報バッファ、４１６ 分岐情報レジスタ
（ＱｌｔＯ）、４１７ 分岐情報レジスタ（Ｑ、Ｒ
１）、４］８分岐情報レジスタ（ＱＲ２）、４１９
分岐情報レジスタ（（１）、Ｒ，３）、４２０
予測確認回路、４２１ アドレス生成回路、４２
２ 選択回路、４２３ レジスタ（Ｗｌ−１，
）、４２４ 命令先取り制御回路、４２５ フリ
ップ７０ツブ、５０１．５０２ 記憶部、５０３．５
０４．５０５．５０６・・・テスト回路、５０７−・・
プライオリティ回路、５０８・ 選択回路、５０９−・
オア回路。 ４０２ Ｆ〕 ４／ｑ ４ 第１１図 第１２図 牟！３図 １ ｉｏｌ ｔｒｌ ｔ２１ｆ：３１ ｔ４１ ｔｓｌ
Ｔ６１ ｔｑｌ ｆ：Ｂｌ第１４図 １ ｆ：ｏ ’ ｔｆ ｌ−！、２’ ｔ３ ’ ｔ４
ｌ ′ｔ５ ” １．６ ’ ｔ７ ｌ ｔＢ ｌ第
７．５図 −Ｌｏ ｔｌｔ２ｔ３ ｔ４１−．５ ｔｔ第１
６凱
トリゾ−プルの詳細な構成を示す図、第 ′３図は
第２凶の記憶部５０１および６０１の記詭形式を示す図
、第４図は第２図のテスト回路５ｏ３−５０６の詳細な
構成を示す図、第５図は命令語の構成を示す図、第６図
は第２図のブライオリティ １回路５０７の詳細な
構成を示す図、第７凶は第１図ルシスタ４１７−ｌＨ９
の格納形式を示ず図 第８図は第１図の予測確認回路４
２０の詳Ｉ１．１１１な絢戟馨示 １す図、第９図
は第１図の命令記憶回路４０８における命令と分岐ヒス
トリテーブル４１０における分岐′酸層との対応関係を
説明するた６）の図、第１０図は第９図のテーブル４１
０による命令先取り動作を説明するための図、第１１図
は予測失敗１時における命令先取り創作開始までの動作
を説明するため 」の図、第１２図は第１図の命令
先取り制御回路の詳細な構成を示す図、第１３図は命令
の処理の流れの概要を示す図、第１４図および第１５図
は従来の予測方式を用いた命令の処理の流れを示す図、
躬１６図は本発明において、分岐命令の予測が的中した
とどの命令の処理の流れを示す図、および琳１７図は本
発明において分岐命令の予測か失敗したときの命令の処
理の匠れを示す図である。 第１図から第１７図において、４０１ 命令アドレス
生成回路、４０２ 命令アドレス変換回路、４０
３ 命令解読回路、４０４ オベラントアルス生
瓜回路、４０５ −オペランドアドレス没侠回路、４０
６− オペランド読出し包絡、４０７ 命令芙行回
路、４０８ 命令化憶回路、４０９ ＠令バッ
ファ、４１０ ・汁岐ヒストリテーブル（ＢＨ’Ｊ”
）、４１１ ＃令アドレスレジスタ（ＩＡＲ） 、
４１２ 命令アドレス加算回路、４１３ ・分
岐情報バッファ、４１４ 命令整列回路、４１５
・・分岐情報バッファ、４１６ 分岐情報レジスタ
（ＱｌｔＯ）、４１７ 分岐情報レジスタ（Ｑ、Ｒ
１）、４］８分岐情報レジスタ（ＱＲ２）、４１９
分岐情報レジスタ（（１）、Ｒ，３）、４２０
予測確認回路、４２１ アドレス生成回路、４２
２ 選択回路、４２３ レジスタ（Ｗｌ−１，
）、４２４ 命令先取り制御回路、４２５ フリ
ップ７０ツブ、５０１．５０２ 記憶部、５０３．５
０４．５０５．５０６・・・テスト回路、５０７−・・
プライオリティ回路、５０８・ 選択回路、５０９−・
オア回路。 ４０２ Ｆ〕 ４／ｑ ４ 第１１図 第１２図 牟！３図 １ ｉｏｌ ｔｒｌ ｔ２１ｆ：３１ ｔ４１ ｔｓｌ
Ｔ６１ ｔｑｌ ｆ：Ｂｌ第１４図 １ ｆ：ｏ ’ ｔｆ ｌ−！、２’ ｔ３ ’ ｔ４
ｌ ′ｔ５ ” １．６ ’ ｔ７ ｌ ｔＢ ｌ第
７．５図 −Ｌｏ ｔｌｔ２ｔ３ ｔ４１−．５ ｔｔ第１
６凱
Claims (1)
- 【特許請求の範囲】 プログラム上の論理空間から実空間へのアドレス変換機
能を有する情報処理装置における命令先取り装置であっ
て、 分岐命令の笑アドレスを指定する情報と該分岐命令に対
応する分岐先実アドレスを含む分岐情報とを対にして複
数対記憶する分岐ヒストリテーブル手段と、 命令先取りにおいて先取りされるべき分岐命令の実アド
レスを指定する情報が前記ヒストリテーブル手段に登録
されているか否かを調べ、該分岐命令の登録の判明に応
答して前記分岐ヒストリテーブル手段から対応する２分
岐情報を読み出す手段と、 該分岐情報に従って命令の先取り動作を実施する命令先
取り 両手段とを備えたことを特徴とする。実アドレス
分岐ヒストリテーブルを有する命令先取り装置ｔ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20155882A JPS5991553A (ja) | 1982-11-17 | 1982-11-17 | 実アドレス分岐ヒストリテ−ブルを有する命令先取り装置 |
| EP83111451A EP0109655B1 (en) | 1982-11-17 | 1983-11-15 | Instruction prefetching device with prediction of a branch destination address |
| DE8383111451T DE3382350D1 (de) | 1982-11-17 | 1983-11-15 | Anordnung zum vorabholen von befehlen mit vorhersage einer verzweigungszieladresse. |
| US07/286,021 US4984154A (en) | 1982-11-17 | 1988-12-19 | Instruction prefetching device with prediction of a branch destination address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20155882A JPS5991553A (ja) | 1982-11-17 | 1982-11-17 | 実アドレス分岐ヒストリテ−ブルを有する命令先取り装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5991553A true JPS5991553A (ja) | 1984-05-26 |
Family
ID=16443038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20155882A Pending JPS5991553A (ja) | 1982-11-17 | 1982-11-17 | 実アドレス分岐ヒストリテ−ブルを有する命令先取り装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5991553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254341A (ja) * | 1985-09-03 | 1987-03-10 | Nec Corp | 命令先取り装置 |
| JPH0384630A (ja) * | 1989-08-28 | 1991-04-10 | Nec Corp | マイクロプロセッサ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5022384A (ja) * | 1973-06-29 | 1975-03-10 | ||
| JPS5599655A (en) * | 1979-01-26 | 1980-07-29 | Tetsunori Nishimoto | Branch control unit |
| JPS5759253A (en) * | 1980-09-29 | 1982-04-09 | Nec Corp | Branch instruction prefetch system |
-
1982
- 1982-11-17 JP JP20155882A patent/JPS5991553A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5022384A (ja) * | 1973-06-29 | 1975-03-10 | ||
| JPS5599655A (en) * | 1979-01-26 | 1980-07-29 | Tetsunori Nishimoto | Branch control unit |
| JPS5759253A (en) * | 1980-09-29 | 1982-04-09 | Nec Corp | Branch instruction prefetch system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254341A (ja) * | 1985-09-03 | 1987-03-10 | Nec Corp | 命令先取り装置 |
| JPH0384630A (ja) * | 1989-08-28 | 1991-04-10 | Nec Corp | マイクロプロセッサ |
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