JPH0272430A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明はメモリに記憶された演算命令を実行する演算処
理装置に閏する。

〔従来の技術〕

プログラマブルコントローラでは一般にユーザから人力
された基本命令を次のように演算処理装置（ＣＰＩＩ）
　　により処理する。

（１）プログラムメモリからユーザの記述した命令を読
出す。

（２）読出した命令で指定されるデータメモリから演算
の対象となるデータを読出す。

（３）読出した命令を解読し、指定の演算を行い、その
結果をピットアキュムレータに格納する。

〔発明が解決しようとする課題） 従来、この種のプログラムコン］・ローラではＣＰＩＪ
と上記プログラムメモリおよびデータメモリとが共通バ
スに接続されているので、上記（１）。

（２）　、　（３）のステップを時系列的にｊ頂次処理
しており、このため１つの基本命令の演算処理には必す
（１）　−（２）　−（３）のステップを要し、多数の
基本命令を順次実行する場合程演算処理に時間かかかる
という問題点か生じていた。

そこで、本発明の目的は、このような問題壱を解決し、
演算処理を高速化することか可能な演算処理装置を提供
することにある。

（課題を解決するための手段） このような目的を達成するために、本発明は？Ｍ数の演
算命令および演算命令に用いる命令コー１〜をあらかじ
め記）ｎする第１記憶手段と、第１記１，０手段から命
令コードを読み出す第１読み出し手段と、演算命令に用
いる／’ｆｒ算デー少データ令コードの中のアドレスデ
ータか示す格納アドレスにあらかじめ記憶する第２記憶
手段と、第１読み出し手段により読み出された、命令コ
ードの中のアドレスデータに基いて、第２記憶手段から
演算データを読み出す第２読み出し手段と、第２読み出
し手段により読み出された演算データを用いて第１読み
出し手段により読み出された演算命令を実行する演算手
段と第２読み出し手段の読み出し処理とく寅算手段の演
算処理とを直列処理し、直列処理と並行して第１読み出
し手段により次の命令コードの読み出し処理を複数のバ
スを介して行うように第１読み出し手段、第２読み出し
手段および演算手段を動作制御する制御手段とを具えた
ことを特徴とする。

〔作　用〕

本発明は、プログラム用の第１記憶手段とデータ用の第
２記憶手段と別々のバスで分離することによって両記憶
手段へアクセスを同時並行にできるようにし、更に第２
記憶手段に記憶された演算対象データの読み出しとこの
データを用いた演算手段による演算とを直列に処理する
ように制御手段が動作制御するようにしたので、一つの
演算命令が実行されている間、次の演算命令の読み出し
が並行して行なわれ、従来のように演算命令の読み出し
一ン寅算対象データの読み出し一演算のｊ頃で行う直Ｉ
ｊ１１処理に比へて、演算命令の実行処理時間が大幅に
短縮され、イ寅算処理の高速化か得られる。

〔実施例） 以下、図面を参！１がシて本発明の実施例を詳細に説明
する。

１００は複数の演算命令および該演算命令に用いる命令
コードをあらかしめ記憶する第１記ｔＱ手段である。

２００は該第１記士意手段から前記命令コードを読み出
す第１読み出し手段である。

３００は前記演算命令に用いる演算データを、前記命令
コードの中のアドレスデータか示す格納アドレスにあら
かしめ記ｆ９．する第２記憶手段である。

４００は前記第１読み出し手段により読み出された、前
記命令コードの中の前記アドレスデータに基いて、前記
第２記色手段から前記演算データを読み出す第２読み出
し手段である。

５００は前記第２読み出し手段により読み出された前記
演算データを用いて前記第１読み出し手段により読み出
された前記演算命令を実行する演算手段である。

６００は前記第２読み出し手段の読み出し処理と前記、
演算手段の演算処工Ｊとを直５１１処理し、該直列処理
と並行して前記第１読み出し手段により次の命令コード
の読み出し処理を複数のバスを介して行うように前記第
１読み出し手段、前記第２読み出し手段および前記演算
手段を動作制御する制御手段である。

第２図はプログラマブルコントローラに′Ｊ内用した本
発明実施例の回路構成を示す。

第２図において、１はプログラマブルコントローラの演
算命令を記述したユーザプログラムを格納する第１記憶
手段としてのプログラムメモリである。２は演算の対象
となるデータを格納する第２記憶手段としてのデータメ
モリである。３はデータメモリ２の演算対象データを用
いてプログラムメモリｌの演算命令を実行するプロセッ
サである。

以下、プロセッサ３の構成について説明する。

４は第１読み出し手段としてのプログラムカウンタであ
り、フログラムメモリｌに対する読み出しアドレスを生
成し、通常は１演算命令の読出し終了毎に次の読み出し
アドレスにカウンタの計数内容が更新される。内容更新
は後述する制御手段としての制御回路６より発信される
更新許可信号によりなされる。

５はプログラムメモリ１より読出した命令を一時格納す
る命令レジスタであり、通常は制御回路６からの格納許
可信号により、プログラムカウンタ４の内容更新と同一
のタイミングで格納内容が更新される。

演算命令のフォーマットは、ユーザプログラムが基本命
令の場合には第３図に示すように、実行すべき演算命令
コードＯＰ、演算対象データの中から実際の演算に用い
るデータのビット位置を示すビット位置選択情報ＤＡ及
び演算対象データか格納されているデータメモリ２に対
する格納アドレスＤＭへから成る。

６はプロセッサ３の構成各部に対して第５図に示す動作
タイミングで動作するようにタイミング信号を供給する
制御手段および第２読み出し手段としての制御回路であ
り、フリップフロップや論理回路により構成される。制
御回路６は命令レジスタ５に格納されている命令コード
ＯＰを解読し、命令種類に応じてタイミング信号を発生
し各部へ供給する。

７はメモリデータレジスタであり、データメモリ２の格
納領域から読出したデータを格納する。

なおこのときのデータメモリ２の読み出しアドレスはン
寅算命令の中の格納アドレスＤＭＡにより指示される。

８はマルチプレクサであり、データメモリ２からメモリ
データレジスタ７に演算対象データが取出されるときに
、その演算対象データの中の実際の演算に用いる特定ビ
ットデータを抽出する。このビットデータのビット位置
は命令レジスタ５に格納されている演算命令のビット位
１択情報１１Ａに基つきマルチプレクサ８が選択するも
のである。

なお、演算対象となるビットデータのみをデータメモリ
２に記憶する場合は、マルチプレクサ８は必要ない。

９はマルチプレクサ８から送られた演算対象となる特定
ビットとビットアキュムレータ１０に保持されているや
はり演算対象となるビットとの論理演算を、命令レジス
タ５に格納されている命令コードＯＰに従って実行する
演算手段としてのビット演算ロジック回路である。

このビット演算ロジック９でのビット演算結果はピット
アキュムレータ１ｏに格納される。

１１はライト命令用ロジック回路である。詳細は後述す
るが、命令レジスタ５に格納されている演算命令がピッ
トアキュムレータ１０の内容をデータメモリ２の特定ビ
ットに書込むことを指示するライト命令のときに、メモ
リデータレジスタ７から供給されるデータの指定ビット
にピットアキュムレータ１０の記憶内容を反映させる。

１２は演算データを一時記憶するためのスタックメモリ
、１３は４１′４成各部に動作の基本となるクロック信
号を供給するクロックパルス発生器である。

プロセッサ３を構成する上述の各レジスタ、カウンタ類
は、このクロックイ３号に同期して動作する。

次に、プログラムコントローラでよく用いられる第４図
に示すようなりレージ−ケンスにおいて、Ｒ１００＋、
Ａ　２００２．０３００３、Ｗ４０００という？寅算命
令を例にとり、第５図に示すタイミングチャートに基つ
き本発明実施例の動作説明を行う。

ここで、各命令の機能仕様を以下に示す。

Ｒ１００Ｉはリード命令であり、データメモリ２のアド
レス　１００番地のデータを読出し、このデータのビッ
ト位置”　１　”の情報をビットアキュムレータｌＯに
セットすることをプロセッサ３に指示する。

Ａ　２００２はアント命令であり、データメモリ２のア
ドレス２００番地のデータを読出し、このデータのビッ
ト位置“２″の情報と、先にピットアキュムレータ１０
にセットされている・１ｉ？報と論理積（八ＮＤ）をと
り、そのに、古果をヒソドアキュレータｌＯにセットす
ることを指示する。

０　：１００３はオア命令てあり、データメモリ２のア
ドレス３００番地のデータを読出し、このデータのピッ
１〜位置゛３°′の情報と、ピットアキュムレータｌＯ
にセットされている情報と論理和（ＯＲ）をとり、その
結果をピットアキュムレータｌＯにセントすることを指
示する。

Ｗ　４ＱＱＯはライト命令であり、先にピットアキュム
レータｌＯにセットされている情報を、データメモリ２
のアドレス４００番地のビット位置“０″゛に書込む（
ＷＩＩＩＴＥ）　ことを指示する。このような基本命令
の処理は、 （１）プログラムメモリ１から命令を読出す。

（２）読出した命令で指定されるデータメモリ２を読出
すと共に、指定のビット演算を実行し、演算結果をピッ
トアキュムレータｌＯにセットする。

という２つのステップを実行する。

すなわち、第５図に示すＴＩのサイクルの時刻ｔ。

において、プログラムメモリ１からリード命令Ｒ１Ｏ旧
を読出すために、プログラムカウンタ４が読み出しアド
レスをプログラムメモリ】に保持出力する。プログラム
メモリ１は、このアドレスでボされる演算命令Ｒ１００
１を時刻ｔ１において命令レジスタ５に出力する。この
演算命令は時刻ｔｚにおいて命令レジスタ５に保持され
る。同時刻ｔ２ではプログラムカウンタ４の読み出しア
ドレスは次の命令読出しのために更新される。

引続き、Ｔ２のサイクルの先頭で命令レジスタ５に保持
された演算命令Ｒ１００のアドレスＤＡＭ　（１００番
地）がデータメモリ２に供給される。また演算命令の命
令コードｏｐ（リード命令）は制御回路６とビット演算
ロジック回路９に供給される。

更に、命令のビット位置選択情報ＢＡはマルチプレクサ
８に供給される。時刻ｔ３においてデータメモリ２は上
記アドレスＤＭＡで示される演算対象データをデータバ
スに出力する。この演算対象データはメモリデータレジ
スタ７とマルチプレクサ已に供給される。

マルチプレクサ８はヒツト位蓋選択情報８Ａに基づいて
揖算対象データの中の特定ビット（ピッ［・位置”　１
”　）を選択し、ヒツト演算ロジック回路９に転送する
。ビット演算ロジック回路９は命令コー１〜ＯＰて指定
されるヒツト演算を前記転送された特定ビットとヒソド
アキュレータｌＯの保持するビットとの間で実行し、こ
の実行結果をピッ（・アキュムレータ１０に供給する。

本例において、リート命令ではマルチプレクサ８からの
転送ビットをそのままピットアキュムレータｌＯに転送
することになる。

時刻ｔ４において上記ビット演算実行結果がピットアキ
ュムレータｌＯにセットされる。同時刻ｔ４に上述の演
算対象データはメモリデータレジスタ７に保持されるが
、ライト、命令時以外はすてられる。

以上説明したように、Ｒ１００Ｉという清算命令は丁１
．Ｔ２の２サイクルで終了する。ざらに丁２のサイクル
では、次の命令Ａ　２００２が命令Ｒ１００Ｉの演算処
埋と並列に読出される。以下、Ｔ３サイクルではＡ　２
００２のビット演算と０３００３の命令読出しが、Ｔ４
サイクルでは０３００３のビット演算とＷ　４（ｔｏｏ
の命令読出しが並列に行われる。

以上の通り、リート（Ｒｅａｄ）　、アンド（Ａｎｄ）
、オア（Ｏｒ）の各命令では、１つの命令に着目すると
２クロツクサイクルで処理を完了するが、上述した通り
命令読出しサイクルとデータの演算サイクルとが同時並
行に行われるため、多数の命令が順次実行される場合に
は１命令当りのｌＡ埋時間は１クロツクサイクルで完了
するものと見なすことかでき、従来の直列処理のように
１１Ａ埋に２クロツクサイクルを必要とする場合に比べ
ると、本例の方が処理時間が短くなることは明らかであ
る。

次にＷ　４０００という演算命令に対するプロセッサ３
の動作について説明する。

時刻ｔ５において、プログラムメモリｌから読出した命
令が命令レジスタ５に保持されると同時に命令レジスタ
５は演算対象データを読出すために命令アドレスＤＭＡ
（４００番地）をデータメモリ２に供給する。時刻し６
において、データメモリ２は上記アドレスＤＭＡで示さ
れるデータをデータバスに送出され、マルチプレクサ８
とメモリデータレジスタ７に供給される。

マルチプレクサ８は命令レジスタ５から供給されるビッ
ト位置選択情報ＢＡに基づいて指定ビット（ビット位置
”Ｏ′”）を選択してビット演算ロジック９に転送する
。ビット演算ロジック９は、この転送された指定ビット
とビットアキュムレータｌＯに保持されたビットとのラ
イト演算即ち、状態変化を検出（排他的論理和ＥＸＯＲ
をとる）し、この結果をライト命令用ロジック回路１１
に供給する。

この状態変化検出信号は時刻ｔ７においてライト命令用
ロジック回路１１内部のフリップフロップに保持される
。

また、同時にメモリデータレジスタフにはデータメモリ
２からの演算対象データが保持される。

なお、ライト命令では制御回路６が内容更新許可信号を
発生せず時刻ｔ７での、プログラムカウンタ４、命令レ
ジスタ５及びピットアキュムレータ１０の内容更新は禁
止される。

次に、Ｔ６のサイクルの先頭で、ライト命令用ロジック
回路１１は内部のフリップフロップに保持された状態変
化検出信号を用いて、メモリデータレジスタ７から供給
される演算対象データに対して第６図（Ａ）　、　（Ｂ
）に示すような１ビット書換え処理を行う。

ここで、第６図（Ａ）はメモリデータレジスタ７から供
給されるアドレス４００番地のデータのビット位置”　
ｏ　”の内容とピットアキュムレータｌＯに保持された
データとが一致しているとき、即ち状態変化無しのとき
の１ビツト書換処理前後のデータを示す。また第５図（
Ｂ）は同様に状態変化有りの場合の１ビツト書換処理前
後のデータを示している。

制御回路６は、Ｔ６のサイクル中ライト命令用ロジック
回路１１に対してデータバスの出力許可信号を発信して
おり、従ってライト命令用ロジック回路１１は上述の１
ビット書換えデータをデータバスに出力してデータメモ
リ２に供給する。制御回路６は、引続きＴ６のサイクル
の中間付近てデータメモリ２に対し書込み信号を送出し
、時刻Ｌ８において上述１ビット書換えデータの格納を
完了し、ライト命令の処理を終了する。尚、ライト命令
の場合も他の命令同様演算サイクル中に次の命令のプロ
グラムメモリ１からの読出しが並列に行われており、時
刻ｔ８において命令レジスタ５への格納が完了する。

以上説明した通り、ライト命令は３クロツクサイクルで
処理を完了するが、他の命令と同様にライト演算サイク
ル中に次の演算命令の読出しが行われているので、多数
の命令が順次実行される場合のライト命令の処理時間は
２クロツクサイクルで完了するものと見なすことが可能
であり、従来の３クロツクサイクルに比べ、処理時間が
高速化されていることは明らかである。

以上、説明したように、本例においては演算対象データ
の読出しとビット演算とが直列に実行され、且つ、同一
のクロックサイクル中に次の命令の読出しを並列に実行
するようにしたので多数の命令を処理する場合には従来
では１つの演算処理命令に列して演算命令の読み出し、
演算対象ブタの読み出し、演算処理の３クロツクサイク
ルを必要としたのに対し、本実施例においては実質的に
１クロツクサイクルでよく、演算処理時間が大幅に′ｆ
豆ル宿される。

〔発明の効果〕

以上説明したように、本発明によれば、プログラム用の
第１記憶手段とデータ用の第２記憶手段と別々のバスで
分離することによって両記憶手段へアクセスを同時並行
にでざるようにし、更に第２記憶手段に記憶された演算
対象データの読み出しとこのデータを用いた演算手段に
よる演算とを直列に処理するように制御手段が動作制御
するようにしたので、一つの演算命令が実行されている
間、次の演算命令の読み出しが並行して行なわれ、従来
のように演算命令の読み出し一演算対象データの読み出
し一演算の順で行う直列処理に比べて、演算命令の実行
処理時間が大幅に短縮され、演算処理の高速化か得られ
るという効果か得られる。

【図面の簡単な説明】

第１図は本発明実施例の基本構成を示すブロック図、 第２図は本発明実施例の具体的な構成を示す回路図、 ７５３図は本発明実施例の基本命令のフォーマットを示
す説明図、 ｆＪ４図は本発明実施例の演算命令のりレージ−ケンス
をボす回路図、 第５図は本発明実施例の動作タイミングを示すタイミン
グチャー１〜、 第６図は本発明実施例のライト演算におけるデータ処理
過程を示す説明図である。 １・・・プログラムメモリ、 ２・・・データメモリ、 ６・・・制御回路、 ８・・・マルチプレクサ、 ９・・・ビットｌ寅算ロジック。 繁を朗欠プ克イ列０演薯争全の円寥を示す説明図第３図 ４＼迩へｐ月冥力乞伊１０演】軒￥ト仝０１ルーンーケ
ンヌ苓六丁目語図第４図 本光明＊１邑ｑ１］のタ仙ンヶ千什ト 第５図 ４に后り９月夾７淵也イ列ｆ）＞寅゛コ軒ａ−才りを示
１ｖす！、ら弓凹第６図

Claims (1)

1. 【特許請求の範囲】 １）複数の演算命令および該演算命令に用いる命令コー
   ドをあらかじめ記憶する第１記憶手段と、 該第１記憶手段から前記命令コードを読み出す第１読み
   出し手段と、 前記演算命令に用いる演算データを、前記命令コードの
   中のアドレスデータが示す格納アドレスにあらかじめ記
   憶する第２記憶手段と、 前記第１読み出し手段により読み出された、前記命令コ
   ードの中の前記アドレスデータに基いて、前記第２記憶
   手段から前記演算データを読み出す第２読み出し手段と
   、 前記第２読み出し手段により読み出された前記演算デー
   タを用いて前記第１読み出し手段により読み出された前
   記演算命令を実行する演算手段と、 前記第２読み出し手段の読み出し処理と前記演算手段の
   演算処理とを直列処理し、該直列処理と並行して前記第
   １読み出し手段により次の命令コードの読み出し処理を
   複数のバスを介して行うように前記第１読み出し手段、
   前記第２読み出し手段および前記演算手段を動作制御す
   る制御手段と を具えたことを特徴とする演算処理装置。